JPS5864700A - 記憶保護回路 - Google Patents
記憶保護回路Info
- Publication number
- JPS5864700A JPS5864700A JP56162607A JP16260781A JPS5864700A JP S5864700 A JPS5864700 A JP S5864700A JP 56162607 A JP56162607 A JP 56162607A JP 16260781 A JP16260781 A JP 16260781A JP S5864700 A JPS5864700 A JP S5864700A
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- JP
- Japan
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- output
- power supply
- memory
- voltage
- circuit
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Microcomputers (AREA)
- Stand-By Power Supply Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、相補１１ＭＯ８記憶素子（以下ＣＭＯＳメモ
リという）の電源切断又は異常時における記憶内容の保
護回路に関する。
リという）の電源切断又は異常時における記憶内容の保
護回路に関する。
従来、電子計算機等の記憶素子としてＣＭＯＳメモリを
使用したときは、例えば第１図に示すように構成される
Ｑが一般的である。すなわち、マイクロプロセッサ回路
１とＣＭＯＳメモリ７とは、データバス、アドレスバス
、書込み読出し信号（Ｒ／Ｗ信号）線等で接続され、か
つ、記憶素子選択信号１０５がオア回路６を通してＣＭ
ＯＳメモリ７の記憶素子選択端子に与えられる。そして
、誼選択端子ｌＯ６がハイレベルのときは読出し書込み
は禁止され、ローレベルのとき前記データバス、アドレ
スバス、Ｒ／Ｗ信号等に従って書込み読出し動作を行な
う。ＣＭＯＳメモリ７の動作用の電圧は、主電源２の出
力１０１を切替回路６に入力させ、切替回路６の出力線
１０４を記憶装置７の電源端子Ｖｊ−に接続して供給し
ている。
使用したときは、例えば第１図に示すように構成される
Ｑが一般的である。すなわち、マイクロプロセッサ回路
１とＣＭＯＳメモリ７とは、データバス、アドレスバス
、書込み読出し信号（Ｒ／Ｗ信号）線等で接続され、か
つ、記憶素子選択信号１０５がオア回路６を通してＣＭ
ＯＳメモリ７の記憶素子選択端子に与えられる。そして
、誼選択端子ｌＯ６がハイレベルのときは読出し書込み
は禁止され、ローレベルのとき前記データバス、アドレ
スバス、Ｒ／Ｗ信号等に従って書込み読出し動作を行な
う。ＣＭＯＳメモリ７の動作用の電圧は、主電源２の出
力１０１を切替回路６に入力させ、切替回路６の出力線
１０４を記憶装置７の電源端子Ｖｊ−に接続して供給し
ている。
主電源２の電圧は、例えば６ｖ程度である。
一方、過小電圧検出回路４が、前記主電源２の出力電圧
を検出し、一定値以下のとき出力ｌ１１１０Ｂをハイレ
ベルにする。該出力線１０８は前記オア回路６の一方の
入力に接続されているから、出力線１０８がハイレベル
になるとオア回路６を介して前記記憶素子選択端子１０
６をハイレベルにし、書込み読出しを禁止する。主電源
２の切断時には、電源切替回路６は、バックアップ電源
８の出力１０２を選択出力するから、線１０４にはバッ
クアップ電源８から例えば２〜８Ｖ程度の低い電圧が供
給されている。そして、前記ＣＭＯＳメモリ７、過小電
圧検出回路４．オア回路６等へは、すべて上記バックア
ップ電源８からの低い電圧が供給される。ＣＭＯＳメモ
リ７は２〜８Ｖの低い電圧によっても記憶内容を保持す
ることができ、オア回路６も０ＭＯ８によって構成され
ていて、低い電圧で動作することができるから記憶素子
７への書込み読出しを禁止することができる。これによ
って記＋ＩＩ素子７の記憶内容が保護される２、主電源
２の投入時には、電圧検出回路４の出力１０８がローレ
ベルとなシ、マイクロプロセッサｌからＯ記憶素子選択
信号１０２５がオア回路６を介して記憶素子選択信号端
子１０６に与えられる１、しかし、上述の従来構成では
、オア回路６が０ＭＯ８で構成されているため信号遅延
時間が大きいという欠点がおる。また１、オア回路６の
消費電力本大きい。信号遅延時間を小とするために、例
えばＴＴＬで前記オア回路６を構成すると、バックアッ
プ電源８へ切替えたときの低い電圧（２〜８■）で動作
することができない。バックアップ電源８の電圧を上げ
ることは、バックアップ時の消費電力が大きくなるから
好ましくない。最近のＣＭＯＳメモリは、高速で書込み
読出しが可能であるから、上記信号遅れが問題となる。
を検出し、一定値以下のとき出力ｌ１１１０Ｂをハイレ
ベルにする。該出力線１０８は前記オア回路６の一方の
入力に接続されているから、出力線１０８がハイレベル
になるとオア回路６を介して前記記憶素子選択端子１０
６をハイレベルにし、書込み読出しを禁止する。主電源
２の切断時には、電源切替回路６は、バックアップ電源
８の出力１０２を選択出力するから、線１０４にはバッ
クアップ電源８から例えば２〜８Ｖ程度の低い電圧が供
給されている。そして、前記ＣＭＯＳメモリ７、過小電
圧検出回路４．オア回路６等へは、すべて上記バックア
ップ電源８からの低い電圧が供給される。ＣＭＯＳメモ
リ７は２〜８Ｖの低い電圧によっても記憶内容を保持す
ることができ、オア回路６も０ＭＯ８によって構成され
ていて、低い電圧で動作することができるから記憶素子
７への書込み読出しを禁止することができる。これによ
って記＋ＩＩ素子７の記憶内容が保護される２、主電源
２の投入時には、電圧検出回路４の出力１０８がローレ
ベルとなシ、マイクロプロセッサｌからＯ記憶素子選択
信号１０２５がオア回路６を介して記憶素子選択信号端
子１０６に与えられる１、しかし、上述の従来構成では
、オア回路６が０ＭＯ８で構成されているため信号遅延
時間が大きいという欠点がおる。また１、オア回路６の
消費電力本大きい。信号遅延時間を小とするために、例
えばＴＴＬで前記オア回路６を構成すると、バックアッ
プ電源８へ切替えたときの低い電圧（２〜８■）で動作
することができない。バックアップ電源８の電圧を上げ
ることは、バックアップ時の消費電力が大きくなるから
好ましくない。最近のＣＭＯＳメモリは、高速で書込み
読出しが可能であるから、上記信号遅れが問題となる。
また低電圧。
低電流で記憶保持させるためには、上述の従来構成は問
題である。
題である。
第２図は、ｌｌ１図に示した従来例の各部の電圧又は信
号波形を示すタイ文チャートであって、（ａ）は主電源
２の出力１０１を示す。すなわち、主電源２の投入によ
抄例えば６ＶＫ上昇し、切断により零電圧となる。同図
（ｂ）はバックアップ電源８の出力１０２を示し、例え
ば２〜８ｖｓｔの一定電圧である。同図（６）は、電源
切替回路６の出力１０４を示し、主電源投入前はバック
アップ電源の出力１０２が出力し、主電源投入により、
その出力１０１と同じ電圧となる１、同図（ｄ）は、過
小電圧検出回路４の出力１０Ｂを示し、主電源投入前は
バックアップ電ｉ１８の出力１０２と同じ電圧のハイレ
ベルとなり、主電源投入後は、主電源２の出力１０１の
上昇に従って上昇する出力１０４の電圧に等しいノーイ
レペルとなるが、前記出力１０１が所定以上の電圧にな
るとローレベルになる。同図（ｅ）はオア回路６へ入力
するマイクロプロセッサ１の記憶素子選択信号１０６を
示し、マイクロプロセッサ１は該信号のローレベルと同
期して前記データ／くス、アドレス／＜ス。
号波形を示すタイ文チャートであって、（ａ）は主電源
２の出力１０１を示す。すなわち、主電源２の投入によ
抄例えば６ＶＫ上昇し、切断により零電圧となる。同図
（ｂ）はバックアップ電源８の出力１０２を示し、例え
ば２〜８ｖｓｔの一定電圧である。同図（６）は、電源
切替回路６の出力１０４を示し、主電源投入前はバック
アップ電源の出力１０２が出力し、主電源投入により、
その出力１０１と同じ電圧となる１、同図（ｄ）は、過
小電圧検出回路４の出力１０Ｂを示し、主電源投入前は
バックアップ電ｉ１８の出力１０２と同じ電圧のハイレ
ベルとなり、主電源投入後は、主電源２の出力１０１の
上昇に従って上昇する出力１０４の電圧に等しいノーイ
レペルとなるが、前記出力１０１が所定以上の電圧にな
るとローレベルになる。同図（ｅ）はオア回路６へ入力
するマイクロプロセッサ１の記憶素子選択信号１０６を
示し、マイクロプロセッサ１は該信号のローレベルと同
期して前記データ／くス、アドレス／＜ス。
Ｒ／Ｗ信号線等に信号を送出して、ＣＭＯＳメモＩＪ７
に送る。同図（’ｆ）は、オア回路６の出力。
に送る。同図（’ｆ）は、オア回路６の出力。
すなわち記憶素子選択端子１０６の電圧波形であり、同
図（ｅ）に示された選択信号１０５よシ遅れた波形とな
っている。ＣＭＯＳメモリ７は、選択ｆｌｌＡ子１０
ｅ カローレベルとなったとき前記データバス、アドレ
スバス等のデータおよびＲ／Ｗ信号に従って書込み読出
し動作を行なうから、書込み読出し動作がオア回路６の
遅延時間だけ遅れることになる。すなわち、高速で書込
み読出し動作を行なうことができないことが解る。
図（ｅ）に示された選択信号１０５よシ遅れた波形とな
っている。ＣＭＯＳメモリ７は、選択ｆｌｌＡ子１０
ｅ カローレベルとなったとき前記データバス、アドレ
スバス等のデータおよびＲ／Ｗ信号に従って書込み読出
し動作を行なうから、書込み読出し動作がオア回路６の
遅延時間だけ遅れることになる。すなわち、高速で書込
み読出し動作を行なうことができないことが解る。
本発明の目的は、上述の従来の欠点を解決し、ＣＭＯＳ
メモリの高速動作を可能とし、かつ、不動作時における
記憶内容の保護が小消費電力で足シる記憶保護回路を提
供することにある。
メモリの高速動作を可能とし、かつ、不動作時における
記憶内容の保護が小消費電力で足シる記憶保護回路を提
供することにある。
本発明の記憶保護回路は、記憶素子の動作中の電力を供
給する主電源と、不動作中の記憶保持等のための電力を
供給するバックアップ電源と、上記両電源を切替えて前
記記憶素子等へ接続する電源切替回路と、前記主電源の
出力電圧を検出し一定値以下のとき出力する過小電圧検
出回路とを備え、前記主電源の切断時には前記バックア
ップ電源から前記記憶素子の電源端子および記憶素子選
択端子に電圧を供給して記憶内容の保護および読出し書
込みの禁止を行なうようにした記憶保護回路において、
前記電源切替回路の出力と前記記憶素子選択端子とを接
続する抵抗と、コレクタが前記記憶素子選択端子に接続
されエミッタが前記過小電圧検出回路の出力に接続され
たトランジスタとを備えて、マイクロプロセッサからの
前記記憶素子選択信号又はその反転信号を前記トランジ
スタのベースに接続したことを特徴とする。
給する主電源と、不動作中の記憶保持等のための電力を
供給するバックアップ電源と、上記両電源を切替えて前
記記憶素子等へ接続する電源切替回路と、前記主電源の
出力電圧を検出し一定値以下のとき出力する過小電圧検
出回路とを備え、前記主電源の切断時には前記バックア
ップ電源から前記記憶素子の電源端子および記憶素子選
択端子に電圧を供給して記憶内容の保護および読出し書
込みの禁止を行なうようにした記憶保護回路において、
前記電源切替回路の出力と前記記憶素子選択端子とを接
続する抵抗と、コレクタが前記記憶素子選択端子に接続
されエミッタが前記過小電圧検出回路の出力に接続され
たトランジスタとを備えて、マイクロプロセッサからの
前記記憶素子選択信号又はその反転信号を前記トランジ
スタのベースに接続したことを特徴とする。
次に、本発明について、図面を参照して詳細に説明する
。
。
第８図は、本発明の一実施例を示す回路図である。本実
施例においては、ＣＭＯＳメモリ７の記憶素子選択端子
１０６には、抵抗２８を通して切替回路５の出力１０４
の電圧が与えられる。そして、トランジスタ２７のコレ
クタを前記記憶素子選択端子１０６に接続し、エミッタ
は過小電圧検出回路４の出力に接続する。トランジスタ
２７のベースニハ、マイクロプロセッサｌからの記憶素
子選択信号１０５を反転回路２６で反転させた信号を入
力させる。その他の構成は第１図に示した従来例と同様
であり、第１図に用いた参照数字′と同一の参照数字は
同一の要素を示す、 次に１本実施例の動作にづいて説明する。主電源２が投
入されていないときは、過小電圧検出回路４はハイレベ
ルを出力し、トランジスタ２７のエミッタがハイレベル
になっているため、トランジスタ２７はオフ状態である
。従って、バックアップ電源８の出力１０２が切替回路
５を通シ、切替回路５の出力１０４から抵抗２８を介し
て記憶素子選択端子１０６にハイレベルが与えられる１
゜また、電源端子ｖ０にも前記出力１０４からの電圧が
与えられている。上記電圧はバックアップ電源８の出力
する例えば２〜８ボルトの低電圧であり、ＣＭＯＳメモ
リ７は、との電圧によって記憶保持および書込み読出し
の禁止がなされ、記憶内容が保護される。この状態にお
けるＣＭＯＳメモリ７の消費電力は僅少であシ、トラン
ジスタ２７は電力を消費していない。すなわち、主電源
２の切断時における記憶保護に要する電力は僅少で足９
るという効果がある。また、このとき、反転回路２６も
電力消費しない回路とすることができる（しかし、この
とき反転回路２６の動作が確実であることは必要ではな
い）。
施例においては、ＣＭＯＳメモリ７の記憶素子選択端子
１０６には、抵抗２８を通して切替回路５の出力１０４
の電圧が与えられる。そして、トランジスタ２７のコレ
クタを前記記憶素子選択端子１０６に接続し、エミッタ
は過小電圧検出回路４の出力に接続する。トランジスタ
２７のベースニハ、マイクロプロセッサｌからの記憶素
子選択信号１０５を反転回路２６で反転させた信号を入
力させる。その他の構成は第１図に示した従来例と同様
であり、第１図に用いた参照数字′と同一の参照数字は
同一の要素を示す、 次に１本実施例の動作にづいて説明する。主電源２が投
入されていないときは、過小電圧検出回路４はハイレベ
ルを出力し、トランジスタ２７のエミッタがハイレベル
になっているため、トランジスタ２７はオフ状態である
。従って、バックアップ電源８の出力１０２が切替回路
５を通シ、切替回路５の出力１０４から抵抗２８を介し
て記憶素子選択端子１０６にハイレベルが与えられる１
゜また、電源端子ｖ０にも前記出力１０４からの電圧が
与えられている。上記電圧はバックアップ電源８の出力
する例えば２〜８ボルトの低電圧であり、ＣＭＯＳメモ
リ７は、との電圧によって記憶保持および書込み読出し
の禁止がなされ、記憶内容が保護される。この状態にお
けるＣＭＯＳメモリ７の消費電力は僅少であシ、トラン
ジスタ２７は電力を消費していない。すなわち、主電源
２の切断時における記憶保護に要する電力は僅少で足９
るという効果がある。また、このとき、反転回路２６も
電力消費しない回路とすることができる（しかし、この
とき反転回路２６の動作が確実であることは必要ではな
い）。
次に、主電源２を投入すると、第４図（４に示すように
出力１０１が上昇し一定一電圧に達する。パ・ ツク
アツブ電源８の出力１０２は、第４図（ｂ） Ｋ示すよ
うに一定値（２〜８メルト）のｉｔである。
出力１０１が上昇し一定一電圧に達する。パ・ ツク
アツブ電源８の出力１０２は、第４図（ｂ） Ｋ示すよ
うに一定値（２〜８メルト）のｉｔである。
切替回路６の出力１０４は、縞４図（ｅ）に示すように
、バックアップ電源８の出力１０２の電圧から主電源の
出力１０１の電圧に切替えられ、一定電圧に達する。過
小電圧検出回路４の出力１０８は同図（ｄ）に示すよう
に、前記出力１０４の上昇に伴って上昇するが、所定値
に達したときローレベルになる（過小電圧検出“が解か
れるからである）。
、バックアップ電源８の出力１０２の電圧から主電源の
出力１０１の電圧に切替えられ、一定電圧に達する。過
小電圧検出回路４の出力１０８は同図（ｄ）に示すよう
に、前記出力１０４の上昇に伴って上昇するが、所定値
に達したときローレベルになる（過小電圧検出“が解か
れるからである）。
過小電圧検出回路４の出力がローレベルになることによ
り第８図のトランジスタ２７のエミッタがローレベルと
なるから、該トランジスタ２７はインバータとして動作
することができる。、マイクロプロセッサ１から第４図
（・）に示すような記憶素子選択信号１０５が出力され
、同図（ｆ）に示すような反転信号２０６が上記トラン
ジスタ２７のベースに入力すると、記憶素子選択端子１
０６には同図（−に示すような波形が入力する。この波
形は、マイクロプロセッサ１の出力する記憶素子選択信
号と同じ波形であり、遅延時間は極めて僅少である。
り第８図のトランジスタ２７のエミッタがローレベルと
なるから、該トランジスタ２７はインバータとして動作
することができる。、マイクロプロセッサ１から第４図
（・）に示すような記憶素子選択信号１０５が出力され
、同図（ｆ）に示すような反転信号２０６が上記トラン
ジスタ２７のベースに入力すると、記憶素子選択端子１
０６には同図（−に示すような波形が入力する。この波
形は、マイクロプロセッサ１の出力する記憶素子選択信
号と同じ波形であり、遅延時間は極めて僅少である。
トランジスタ２７の信号遅延時間は０ＭＯ８で構成した
第１図のオア回路６の遅延時間に比して僅少であるから
でおる。また、マイクロプロセッサ１が出力する記憶素
子選択信号自体を逆極性で構成しておけば上記反転回路
２６は不要である。本実施例では、０ＭＯ８メモリ７の
高速の書込み読出しを可能とする効果を有する。なお、
上述はＣＭＯＳメモリ７が１個の場合について説明した
が、複数個のメモリに対しても同様な構成で記憶保線が
可能である。
第１図のオア回路６の遅延時間に比して僅少であるから
でおる。また、マイクロプロセッサ１が出力する記憶素
子選択信号自体を逆極性で構成しておけば上記反転回路
２６は不要である。本実施例では、０ＭＯ８メモリ７の
高速の書込み読出しを可能とする効果を有する。なお、
上述はＣＭＯＳメモリ７が１個の場合について説明した
が、複数個のメモリに対しても同様な構成で記憶保線が
可能である。
以上のように、本発明においては、ＣＭＯＳメモリの記
憶素子選択端子に抵抗を通して電源電圧を供給し、かつ
、該選択端子には、トランジスタで構成したインバータ
を介してマイクロプロセソサからの記憶素子選択信号又
はその反転信号を入力させるように接続し、上記トラン
ジスタは主電源投入時にインバータとして動作し、主電
源切断時にはオフ状態となるように構成されているから
、主電源切断時における記憶内容の保−は極めて僅少の
電力で足り、主電源投入時においては高速で書込み読出
しが可能である。
憶素子選択端子に抵抗を通して電源電圧を供給し、かつ
、該選択端子には、トランジスタで構成したインバータ
を介してマイクロプロセソサからの記憶素子選択信号又
はその反転信号を入力させるように接続し、上記トラン
ジスタは主電源投入時にインバータとして動作し、主電
源切断時にはオフ状態となるように構成されているから
、主電源切断時における記憶内容の保−は極めて僅少の
電力で足り、主電源投入時においては高速で書込み読出
しが可能である。
第１図は従来の記憶保饅回路の一例を示す一部ブロック
図を含む回路図であシ、第２図は上記従来例の各部にお
ける電圧又は信号を示すタイムチャート、第８図は本発
明の一実施例を示す一部ブロック図を含む回路図、第４
図は上記実施例の主要各部の電圧又は信号を示すタイム
チャートである。 図において、１・・・マイクロプロセッサ、２・・・主
電源、８・・・バックアップ電源、４・・・過小電圧検
出回路、６・・・電源切替回路、６・・・オア回路、７
・・・ＣＭＯＳメモリ、２６・・・反転回路、２７・・
・、トランジスタ、２８・・・抵抗。 第１図 第２図 （ｆ） 第３図
図を含む回路図であシ、第２図は上記従来例の各部にお
ける電圧又は信号を示すタイムチャート、第８図は本発
明の一実施例を示す一部ブロック図を含む回路図、第４
図は上記実施例の主要各部の電圧又は信号を示すタイム
チャートである。 図において、１・・・マイクロプロセッサ、２・・・主
電源、８・・・バックアップ電源、４・・・過小電圧検
出回路、６・・・電源切替回路、６・・・オア回路、７
・・・ＣＭＯＳメモリ、２６・・・反転回路、２７・・
・、トランジスタ、２８・・・抵抗。 第１図 第２図 （ｆ） 第３図
Claims (1)
- 記憶素子の動作中の電力を供給する主電源と、不動作中
の記憶保持等の丸めの電力を供給するバックアップ電源
と、上記両電源を切替えて前記記憶素子等へ接続する電
源切替回路と、前記主電源の出力電圧を検出し一定値以
下のとき出力する過小電圧検出回路とを備え、前記主電
源の切断時には前記バックアップ電源から前記記憶素子
の電源端子および記憶素子選択端子に電圧を供給して記
憶内容の保護および読出し書込みの禁止を行なうようＫ
し喪記憶保護回路において、前記電源切替回路の出力と
前記記憶素子選択端子とを接続する抵抗と、コレクタが
前記記憶素子選択端子に接続されエミッタが前記過小電
圧検出回路の出力に接続され九トランジスタとを備えて
、マイクロプロセ、すからの前記記憶孝子ａ択償号又は
その反転信号を前記トランジスタのペースに接続し九ヒ
とを特徴とする記憶保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162607A JPS5864700A (ja) | 1981-10-14 | 1981-10-14 | 記憶保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162607A JPS5864700A (ja) | 1981-10-14 | 1981-10-14 | 記憶保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5864700A true JPS5864700A (ja) | 1983-04-18 |
Family
ID=15757804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162607A Pending JPS5864700A (ja) | 1981-10-14 | 1981-10-14 | 記憶保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864700A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423316A (en) * | 1987-07-20 | 1989-01-26 | Fujitsu Ltd | Power supply back-up system |
-
1981
- 1981-10-14 JP JP56162607A patent/JPS5864700A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423316A (en) * | 1987-07-20 | 1989-01-26 | Fujitsu Ltd | Power supply back-up system |
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