JPS6231460A - メモリプロテクト回路 - Google Patents
メモリプロテクト回路Info
- Publication number
- JPS6231460A JPS6231460A JP60169618A JP16961885A JPS6231460A JP S6231460 A JPS6231460 A JP S6231460A JP 60169618 A JP60169618 A JP 60169618A JP 16961885 A JP16961885 A JP 16961885A JP S6231460 A JPS6231460 A JP S6231460A
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- JP
- Japan
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- power supply
- memory
- voltage
- circuit
- cmos
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- Pending
Links
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリプロテクト回路に関し、特にマイクロプ
ロセッサのプログラムや処理データの一部を記憶させて
おくＣＭＯＳメモリを電源異常（停電、瞬断など）から
保護するメモリプロテクト回路に関する。
ロセッサのプログラムや処理データの一部を記憶させて
おくＣＭＯＳメモリを電源異常（停電、瞬断など）から
保護するメモリプロテクト回路に関する。
■】Ｊ【■
従来、マイクロプロセッサを用いたシステムにおけるＣ
ＭＯＳメモリブＯテクト回路は、主電源の電圧が低下し
たことを検出して補助電源に切替えると同時に、ＣＭＯ
Ｓメモリのチップセレクト（Ｃ３）端子を制御してデー
タの書込を禁止することによりデータの破壊を防ぐ方法
がとられている。
ＭＯＳメモリブＯテクト回路は、主電源の電圧が低下し
たことを検出して補助電源に切替えると同時に、ＣＭＯ
Ｓメモリのチップセレクト（Ｃ３）端子を制御してデー
タの書込を禁止することによりデータの破壊を防ぐ方法
がとられている。
第４図はかかる従来のメモリプロチク１〜回路の一例を
示すブロック図であり、１は主電源、２は補助電源、３
はＣＭＯＳメモリ、４．５は電源入力、６は電源出力、
７はメモリプロテクト信号出力、１０は電源切替回路、
２０は電圧監視回路、４０は基準電圧源、５０はメモリ
プロテクト信号発生回路をそれぞれ示している。
示すブロック図であり、１は主電源、２は補助電源、３
はＣＭＯＳメモリ、４．５は電源入力、６は電源出力、
７はメモリプロテクト信号出力、１０は電源切替回路、
２０は電圧監視回路、４０は基準電圧源、５０はメモリ
プロテクト信号発生回路をそれぞれ示している。
いま、主電源電圧を５ｖ、補助電源電圧を３゜６■、電
圧監視回路２０の電圧低下検出電圧を４Ｖとすると、第
４図に示す回路の動作は第５図に示す波形図で説明され
る。すなわち、主電源電圧が停電、瞬断等に起因して４
．０Ｖ以下になると、電圧監視回路２０の出力がローレ
ベルからハイレベルに変化する。これにより電源切替回
路１０はＣＭＯＳメモリ３への″電源供給を主電源から
補助電源に切替える。さらにメモリプロチク１ル信号が
ハイレベルからローレベルに変化Ｊ−るのでＣＭＯＳメ
モリのチップセレクト（Ｃ３’）端子がローレベルにな
り、ＣＭＯＳメモリ３のデータ書込が禁止される。その
後主電源電圧が４．０Ｖ以上に復旧すればＣＭＯＳメモ
リへの電源供給は主電源に切替わり、ＣＭＯＳメモリへ
のデータ書込禁止も解除される。
圧監視回路２０の電圧低下検出電圧を４Ｖとすると、第
４図に示す回路の動作は第５図に示す波形図で説明され
る。すなわち、主電源電圧が停電、瞬断等に起因して４
．０Ｖ以下になると、電圧監視回路２０の出力がローレ
ベルからハイレベルに変化する。これにより電源切替回
路１０はＣＭＯＳメモリ３への″電源供給を主電源から
補助電源に切替える。さらにメモリプロチク１ル信号が
ハイレベルからローレベルに変化Ｊ−るのでＣＭＯＳメ
モリのチップセレクト（Ｃ３’）端子がローレベルにな
り、ＣＭＯＳメモリ３のデータ書込が禁止される。その
後主電源電圧が４．０Ｖ以上に復旧すればＣＭＯＳメモ
リへの電源供給は主電源に切替わり、ＣＭＯＳメモリへ
のデータ書込禁止も解除される。
しかしながら、第４図に示した回路を用いた場合、電源
切替の過渡的状態において、偶発的にデータが破壊され
る恐れがある。またＣＭＯＳメモリの数が多く、通常動
作中の消費電流が多い場合、電源切替時にノイズが発生
し、これによりＣＭＯＳメモリのデータ破壊が発生する
という欠点がある。
切替の過渡的状態において、偶発的にデータが破壊され
る恐れがある。またＣＭＯＳメモリの数が多く、通常動
作中の消費電流が多い場合、電源切替時にノイズが発生
し、これによりＣＭＯＳメモリのデータ破壊が発生する
という欠点がある。
発明の目的
本発明の目的は、電源切替時の過渡的状態においてＣＭ
Ｏ’Ｓメモリのデータ保護を確実に１行うことが可能
なメモリプロテクト回路を提供することである。
Ｏ’Ｓメモリのデータ保護を確実に１行うことが可能
なメモリプロテクト回路を提供することである。
発明の構成
本発明によるメモリプロテクト回路は、主電源異常時に
メモリデータを保護するメモリプロテクト回路であって
、前記主電源の電圧の絶対値が所定閾値以下のときに補
助電源へ切替える電源切替手段と、前記所定閾値よりも
大なる第２の閾値を有し前記主電源の電圧の絶対値が前
記第２の閾値以下のときにデータの書込を禁止状態とす
る書込禁止手段とを含むことを特徴としている。
メモリデータを保護するメモリプロテクト回路であって
、前記主電源の電圧の絶対値が所定閾値以下のときに補
助電源へ切替える電源切替手段と、前記所定閾値よりも
大なる第２の閾値を有し前記主電源の電圧の絶対値が前
記第２の閾値以下のときにデータの書込を禁止状態とす
る書込禁止手段とを含むことを特徴としている。
実施例
次に本発明の実施例について図面を参照して説明する。
第１図は本発明によるＣＭＯＳメモリプロテクト回路の
構成を示したブロック図である。第１図において、先に
説明した従来例を示す第４図と共通する部分については
同一記号１名称を付与しであるのでその詳細は省略する
。
構成を示したブロック図である。第１図において、先に
説明した従来例を示す第４図と共通する部分については
同一記号１名称を付与しであるのでその詳細は省略する
。
いま、主電源１は５Ｖ、補助電源２は３．６■、電圧監
視回路２０の電圧低下検出電圧（閾値）は４．０Ｖ、電
圧監視回路３ｏの電圧低下検出電圧ＲＪ値）＋、１４．
５Ｖ、ＣＭＯＳメモ’Ｊ３はチップセレクト（ＣＳ ）
端子がローレベルでメモリプロテクトすなわち書込禁
止状態になるものとする。
視回路２０の電圧低下検出電圧（閾値）は４．０Ｖ、電
圧監視回路３ｏの電圧低下検出電圧ＲＪ値）＋、１４．
５Ｖ、ＣＭＯＳメモ’Ｊ３はチップセレクト（ＣＳ ）
端子がローレベルでメモリプロテクトすなわち書込禁
止状態になるものとする。
本実施例の動作波形を示したのが第３図である。
まず主電源１の電圧が５ｖから低下し、４．５Ｖになっ
た時点で電圧監視回路３０の出力がローレベルからハイ
レベルに変化することでメモリプロテクト信号がハイレ
ベルからローレベルに変化し、ＣＭ ＯＳメモリは書込
禁止状態となる。次に主電源１がさらに低下して４．Ｏ
Ｖになると、電圧監視回路２０の出力がローレベルから
ハイレベルに変化し、この信号により電源切替回路１０
はＣＭＯＳメモリへの電源供給を主電源から補助電源に
切替える。すなわち主電源１が４．０Ｖ以下の間ＣＭＯ
Ｓメモリには補助電源から３．６■の電源が供給される
。
た時点で電圧監視回路３０の出力がローレベルからハイ
レベルに変化することでメモリプロテクト信号がハイレ
ベルからローレベルに変化し、ＣＭ ＯＳメモリは書込
禁止状態となる。次に主電源１がさらに低下して４．Ｏ
Ｖになると、電圧監視回路２０の出力がローレベルから
ハイレベルに変化し、この信号により電源切替回路１０
はＣＭＯＳメモリへの電源供給を主電源から補助電源に
切替える。すなわち主電源１が４．０Ｖ以下の間ＣＭＯ
Ｓメモリには補助電源から３．６■の電源が供給される
。
主電源１が再びＷ圧した場合上述の逆の手順でまず電源
が切替わり、その後でＣＭＯＳメモリの書込禁止が解除
される。
が切替わり、その後でＣＭＯＳメモリの書込禁止が解除
される。
第２図は第１図に示した本発明の一実施例を示す回路図
である。電源切替回路１０は抵抗１１゜１２．１４と、
トランジスタ１３，１５．１６から構成され、トランジ
スタ１６が電圧監視回路２０の出力信号によりオン、オ
フすることでトランジスタ１５．１３は夫々オフ、オン
する。電圧監視回路２０および３０はオペアンプ２３．
３３と分圧抵抗２ｉ、２２．３１．３２によって構成さ
れ、それぞれ主電源電圧を分圧抵抗により分圧し、基準
電圧源４０の電圧と比較する。基準電圧源４０は一方を
補助電源２に接続した抵抗４１とツェナーダイオード４
２とから成り、常に一定の基準電圧を発生する。メモリ
プロテクト信号発生回路５０はプルアップ用抵抗５１と
トランジスタ５２とから成り、電圧監視回路３０の出力
がハイレベルのときだけトランジスタ５２がＯＮ状態と
なりローレベルのメモリプロテクト信号を発生する。
である。電源切替回路１０は抵抗１１゜１２．１４と、
トランジスタ１３，１５．１６から構成され、トランジ
スタ１６が電圧監視回路２０の出力信号によりオン、オ
フすることでトランジスタ１５．１３は夫々オフ、オン
する。電圧監視回路２０および３０はオペアンプ２３．
３３と分圧抵抗２ｉ、２２．３１．３２によって構成さ
れ、それぞれ主電源電圧を分圧抵抗により分圧し、基準
電圧源４０の電圧と比較する。基準電圧源４０は一方を
補助電源２に接続した抵抗４１とツェナーダイオード４
２とから成り、常に一定の基準電圧を発生する。メモリ
プロテクト信号発生回路５０はプルアップ用抵抗５１と
トランジスタ５２とから成り、電圧監視回路３０の出力
がハイレベルのときだけトランジスタ５２がＯＮ状態と
なりローレベルのメモリプロテクト信号を発生する。
先にも）ホべたように電圧監視回路３０の電圧低下検出
電圧は電圧監視回路２０の電圧低下検出電圧より高く設
定するので、メモリプロテクト状態に移行するときにＣ
ＭＯＳメモリの電源電圧が同時に変化することはない。
電圧は電圧監視回路２０の電圧低下検出電圧より高く設
定するので、メモリプロテクト状態に移行するときにＣ
ＭＯＳメモリの電源電圧が同時に変化することはない。
したがってＣＭＯＳメモリのデータは保護されることに
なる。また、メモリプロテクト状態になれば、ＣＭＯＳ
メモリの消費電流が極端に減少するため、電源切替時に
大きなノイズが発生するのを防ぐことが可能である。
なる。また、メモリプロテクト状態になれば、ＣＭＯＳ
メモリの消費電流が極端に減少するため、電源切替時に
大きなノイズが発生するのを防ぐことが可能である。
尚、上記実施例では、電源電圧が正の場合であるが、負
の電源の場合にも同様に適用可能であり、一般には電圧
監視回路２０の検出電圧の絶対１ｉαよりも電圧監視回
路３０のそれを大に選定すれば良いものである。
の電源の場合にも同様に適用可能であり、一般には電圧
監視回路２０の検出電圧の絶対１ｉαよりも電圧監視回
路３０のそれを大に選定すれば良いものである。
発明の詳細
な説明したように、本発明によれば、ＣＭＯＳメモリプ
ロテクト回路において主電源の電圧監視用の検出電圧（
閾値）を互いに差を有するように二つ設定して、一方は
ＣＭＯＳメモリの電源の切替制御に、またもう一方をＣ
ＭＯＳメモリのチップセレクト制御に用いることにより
、電源切替の過渡的状態に４５けるＣＭＯＳメモリのデ
ータ保護を確実に行うことができる効果がある。
ロテクト回路において主電源の電圧監視用の検出電圧（
閾値）を互いに差を有するように二つ設定して、一方は
ＣＭＯＳメモリの電源の切替制御に、またもう一方をＣ
ＭＯＳメモリのチップセレクト制御に用いることにより
、電源切替の過渡的状態に４５けるＣＭＯＳメモリのデ
ータ保護を確実に行うことができる効果がある。
第１図は本発明の実施例のブロック図、第２図は第１図
のブロックの具体例の回路図、第３図は第１図のブロッ
クの動作波形図、第４図は従来のメモリプロテクト回路
のブロック図、第５図は第４図のブロックの動作波形図
である。 主要部分の符号の説明 １・・・・・・主電源 ２・・・・・・補助電源 ３・・・・・・ＣＭＯＳメモリ １０・・・・・・電源切替回路
のブロックの具体例の回路図、第３図は第１図のブロッ
クの動作波形図、第４図は従来のメモリプロテクト回路
のブロック図、第５図は第４図のブロックの動作波形図
である。 主要部分の符号の説明 １・・・・・・主電源 ２・・・・・・補助電源 ３・・・・・・ＣＭＯＳメモリ １０・・・・・・電源切替回路
Claims (1)
- 主電源異常時にメモリデータを保護するメモリプロテク
ト回路であつて、前記主電源の電圧の絶対値が所定閾値
以下のときに補助電源へ切替える電源切替手段と、前記
所定閾値よりも大なる第２の閾値を有し前記主電源の電
圧の絶対値が前記第２の閾値以下のときにデータの書込
を禁止状態とする書込禁止手段とを含むことを特徴とす
るメモリプロテクト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169618A JPS6231460A (ja) | 1985-07-31 | 1985-07-31 | メモリプロテクト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169618A JPS6231460A (ja) | 1985-07-31 | 1985-07-31 | メモリプロテクト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231460A true JPS6231460A (ja) | 1987-02-10 |
Family
ID=15889835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60169618A Pending JPS6231460A (ja) | 1985-07-31 | 1985-07-31 | メモリプロテクト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0164748U (ja) * | 1987-10-16 | 1989-04-25 |
-
1985
- 1985-07-31 JP JP60169618A patent/JPS6231460A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0164748U (ja) * | 1987-10-16 | 1989-04-25 |
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