JPS586583A - メジヤ／マイナ・ル−プ・バブル・メモリ・システム - Google Patents
メジヤ／マイナ・ル−プ・バブル・メモリ・システムInfo
- Publication number
- JPS586583A JPS586583A JP57043066A JP4306682A JPS586583A JP S586583 A JPS586583 A JP S586583A JP 57043066 A JP57043066 A JP 57043066A JP 4306682 A JP4306682 A JP 4306682A JP S586583 A JPS586583 A JP S586583A
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- JP
- Japan
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- loop
- major
- chip
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Links
- 230000008030 elimination Effects 0.000 claims description 4
- 238000003379 elimination reaction Methods 0.000 claims description 4
- 239000010445 mica Substances 0.000 description 9
- 229910052618 mica group Inorganic materials 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000002223 garnet Substances 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
- G11C19/0858—Generating, replicating or annihilating magnetic domains (also comprising different types of magnetic domains, e.g. "Hard Bubbles")
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
- G11C19/0866—Detecting magnetic domains
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明の分野
本発明は、メジャ／マイナ・ループ・バブル・メモリ・
チップ構成に係り、更に具体的には改良されたデータの
書込及び記憶を達成する構成に係る。
チップ構成に係り、更に具体的には改良されたデータの
書込及び記憶を達成する構成に係る。
先行技術
幾つかの異なるメジャ／マイナ・ループ・メモリ構成が
米国特許第５６１８０５’ ４号、第３８３８４０７号
及び第５９９９１７２号の明細書に記載されている。典
型的には、メジャ・ループ及びマイカ・ループの両方が
、磁性ガーネット材料の膜上に配列されたシェブロン又
はＣバーのパーマｔ＝４ｍの回路によって設けられてい
る。バブル・ドメイン又はバブルは磁性材料の平面に於
て回転ｆるａｎによってループ内を移動される。メジャ
・ループは、一般的には、その側面に沿って多数のマイ
カ・ループが整合され得る様に長く形成されている。メ
ジャ・ループは、前述の米国特許第３＜５１８０５４号
の明細書に開示されている如き、閉シ＆ルーフであシ得
る。閉じたメジャ・ループの場合には、両方向トランス
ファ・ゲートがマイカ・ループからメジャ・ループへそ
してメジャ・ループからマイカ・ループへのバブルのト
ランスファを可能にする。
米国特許第５６１８０５’ ４号、第３８３８４０７号
及び第５９９９１７２号の明細書に記載されている。典
型的には、メジャ・ループ及びマイカ・ループの両方が
、磁性ガーネット材料の膜上に配列されたシェブロン又
はＣバーのパーマｔ＝４ｍの回路によって設けられてい
る。バブル・ドメイン又はバブルは磁性材料の平面に於
て回転ｆるａｎによってループ内を移動される。メジャ
・ループは、一般的には、その側面に沿って多数のマイ
カ・ループが整合され得る様に長く形成されている。メ
ジャ・ループは、前述の米国特許第３＜５１８０５４号
の明細書に開示されている如き、閉シ＆ルーフであシ得
る。閉じたメジャ・ループの場合には、両方向トランス
ファ・ゲートがマイカ・ループからメジャ・ループへそ
してメジャ・ループからマイカ・ループへのバブルのト
ランスファを可能にする。
又、メジャ・ループは、第１図に示されている、前述の
米国４！貯第５８５８．４．０７号及び第３９９′９１
７２号の明細書に開示されている如き、開いた型のルー
プであってもよ込。開いた型のメジャループの場合には
、一方向トランス７ア・ゲートがメジャ・ルーズの書込
チャネル１ｏからマイカ・ループの一端１２巾ヘパプル
をトランスファし、もう１つのトランスファ・ゲートが
マイカ・ループの他端１４からメジャ・ループの読取チ
ャネル１６中ヘパプルをトランスファさせ得る。マイカ
・ループ中に記憶されたデータ情報は、各ループからの
１ビツトよ構成る所望のデータ・ブロックがトランスフ
ァ位置に達する迄、ｌ１３！Ｊされる。意思決定手段即
ち制御センタ１８からの読取トランスファ信号の指令に
よシ、上記情報がメジャ・ループの読取チャネルヘト２
ンス７アされ、そして検出器２０によって読取られる。
米国４！貯第５８５８．４．０７号及び第３９９′９１
７２号の明細書に開示されている如き、開いた型のルー
プであってもよ込。開いた型のメジャループの場合には
、一方向トランス７ア・ゲートがメジャ・ルーズの書込
チャネル１ｏからマイカ・ループの一端１２巾ヘパプル
をトランスファし、もう１つのトランスファ・ゲートが
マイカ・ループの他端１４からメジャ・ループの読取チ
ャネル１６中ヘパプルをトランスファさせ得る。マイカ
・ループ中に記憶されたデータ情報は、各ループからの
１ビツトよ構成る所望のデータ・ブロックがトランスフ
ァ位置に達する迄、ｌ１３！Ｊされる。意思決定手段即
ち制御センタ１８からの読取トランスファ信号の指令に
よシ、上記情報がメジャ・ループの読取チャネルヘト２
ンス７アされ、そして検出器２０によって読取られる。
その検出された情報又は新しい情報は、後にメジャ・ル
ープの書込チャネルに治って書込トランスファ・スイッ
チへ転送される、発生器２２に於けるバブルの発生を制
御するために用いられる。制御センタ１８がらの書込ト
ランスフア信号の指令にょシ、情報は書込チャネル１０
からマイカ・ループの一端１２中へトランスファされる
。この構成は次に述ベネ不利な点を有する。任意に選択
されたビット又はバイトは、オフ・チップ信号路を用い
ずに又は該ビット又はバイトに先行する情報を失わずに
後の読取のために検出器に位置付けられ得ない。任意の
ビット又はバイトで終る１つの情報の流れが読取られる
とき、後続の情報はオフ・チップ信号路を転送されねば
ならないか又は失われねばならない。もう１つの不利な
点は、１つの情報の流れの前又は後に於けるオフ・チッ
プ信号路の使用が、マルチ−モジュール・バブル・メモ
リの性能即ち処理量を劣化させることである。更にもう
１つの不利な点は、チップから読取られ、信号路を転送
され、そしてチップに戻される情報が、信号路中にある
ときにデータの損矢を生じ得ることである。
ープの書込チャネルに治って書込トランスファ・スイッ
チへ転送される、発生器２２に於けるバブルの発生を制
御するために用いられる。制御センタ１８がらの書込ト
ランスフア信号の指令にょシ、情報は書込チャネル１０
からマイカ・ループの一端１２中へトランスファされる
。この構成は次に述ベネ不利な点を有する。任意に選択
されたビット又はバイトは、オフ・チップ信号路を用い
ずに又は該ビット又はバイトに先行する情報を失わずに
後の読取のために検出器に位置付けられ得ない。任意の
ビット又はバイトで終る１つの情報の流れが読取られる
とき、後続の情報はオフ・チップ信号路を転送されねば
ならないか又は失われねばならない。もう１つの不利な
点は、１つの情報の流れの前又は後に於けるオフ・チッ
プ信号路の使用が、マルチ−モジュール・バブル・メモ
リの性能即ち処理量を劣化させることである。更にもう
１つの不利な点は、チップから読取られ、信号路を転送
され、そしてチップに戻される情報が、信号路中にある
ときにデータの損矢を生じ得ることである。
開いたメジャ・ループ型の構造が、１９７８年のＩｎｄ
ｉａｎ Ｖｅｉｌｓ ５Ｍ ＡＡｎｕａｌ Ｍｅｅｔｉ
ｎｇに於てＢｏｎｙｈａｒｄによって提示されておシ、
それは第２図に示されている。この構成は、検出器２０
に接続されている１つの径路２５を有するレー／ル−ｌ
／端土昇っＡか右１イ層ス、もら１つの径路２６はレプ
リケータ／消去器２４から書込チャネル１０中の発生器
２２のマージ点に接続されている。この構成に於ては、
マージ点２８が読取チャネル１６と書込チャネル１０と
を接続している。第２図に示されているシステムに於て
は、データがレプリケータに於て消去されるべきか否か
の意思決定がデータを読取る前に成される必要がある。
ｉａｎ Ｖｅｉｌｓ ５Ｍ ＡＡｎｕａｌ Ｍｅｅｔｉ
ｎｇに於てＢｏｎｙｈａｒｄによって提示されておシ、
それは第２図に示されている。この構成は、検出器２０
に接続されている１つの径路２５を有するレー／ル−ｌ
／端土昇っＡか右１イ層ス、もら１つの径路２６はレプ
リケータ／消去器２４から書込チャネル１０中の発生器
２２のマージ点に接続されている。この構成に於ては、
マージ点２８が読取チャネル１６と書込チャネル１０と
を接続している。第２図に示されているシステムに於て
は、データがレプリケータに於て消去されるべきか否か
の意思決定がデータを読取る前に成される必要がある。
従って、これは柔軟性を欠く不利な点を有している。バ
ブル・チップから情報を読取ってから、その情報に基い
て、チップ１忙それを変化させずに戻し、それを変化さ
せ、又はそれを置換える意思決定を成す仁とが出来ない
。
ブル・チップから情報を読取ってから、その情報に基い
て、チップ１忙それを変化させずに戻し、それを変化さ
せ、又はそれを置換える意思決定を成す仁とが出来ない
。
更に、バブル・チップから情報を読取ってから、その情
報に基いて、読取られた情報に直接続くビット又はバイ
トを変化させ又は変化させずにおく意思決定を成すこと
も出来ない。
報に基いて、読取られた情報に直接続くビット又はバイ
トを変化させ又は変化させずにおく意思決定を成すこと
も出来ない。
本発明によるメジャ／マイナ・ルーグーバブル・メモリ
・システム構成はメジャ・ループの読取チャネル中に受
動的レプリケータを含み、該レプリケートＵ、１つの出
力径路によシモード・スイッチ／消去器及び書込チャネ
ル中のマージ点に接続され、もう１つの出力径路によシ
オフ・チップの意思決定手段及び書込チャネル中のマー
ジ点に接続されている。意思決定手段は、モード・スイ
ッチ／消去器がレプリケータから離隔されている転送ス
テップと同数又はそれよりも少数の転送ステップだけ該
レプリケータから離隔されて位置付けられている。その
意思決定手段は、レプリケートされたデータがモード・
スイッチ／消去器を経て書込チャネル中に転送される様
に、又はレプリケートされたデータがモード・スイッチ
／消去器に於て消去されそして発生器からのデータが書
込チャネル中に転送される様に付勢される。この構成は
、多数の機能が行われることを可能にする。
・システム構成はメジャ・ループの読取チャネル中に受
動的レプリケータを含み、該レプリケートＵ、１つの出
力径路によシモード・スイッチ／消去器及び書込チャネ
ル中のマージ点に接続され、もう１つの出力径路によシ
オフ・チップの意思決定手段及び書込チャネル中のマー
ジ点に接続されている。意思決定手段は、モード・スイ
ッチ／消去器がレプリケータから離隔されている転送ス
テップと同数又はそれよりも少数の転送ステップだけ該
レプリケータから離隔されて位置付けられている。その
意思決定手段は、レプリケートされたデータがモード・
スイッチ／消去器を経て書込チャネル中に転送される様
に、又はレプリケートされたデータがモード・スイッチ
／消去器に於て消去されそして発生器からのデータが書
込チャネル中に転送される様に付勢される。この構成は
、多数の機能が行われることを可能にする。
その１つの機能は、任意のビット又はバイトが、オフ・
チップのデータ径路を用いずにそしてチップ上に記憶さ
れているデータの損失を生じずに、後の読取のためにモ
ジュール内に於て検出器に位置付けられ得ることである
。もう１つの機能は、このシステムに於ては、チップか
らの可変長のビット群の読取が、それらのビットに続く
ビット又は既に読取られたビットを書込むか又は変化さ
せずにおく意思決定が成される前に行われ得ることであ
る。更にもう１つの機能は、可変長のビット群の読取又
は書込の後に、それらのビット及びそれらに隣接するビ
ットが読取チャネル及びレプリケート径路から書込チャ
ネル及びマイナ・ループ中へ、オフ・チップの径路を用
いずに、転送され得ることである。
チップのデータ径路を用いずにそしてチップ上に記憶さ
れているデータの損失を生じずに、後の読取のためにモ
ジュール内に於て検出器に位置付けられ得ることである
。もう１つの機能は、このシステムに於ては、チップか
らの可変長のビット群の読取が、それらのビットに続く
ビット又は既に読取られたビットを書込むか又は変化さ
せずにおく意思決定が成される前に行われ得ることであ
る。更にもう１つの機能は、可変長のビット群の読取又
は書込の後に、それらのビット及びそれらに隣接するビ
ットが読取チャネル及びレプリケート径路から書込チャ
ネル及びマイナ・ループ中へ、オフ・チップの径路を用
いずに、転送され得ることである。
本発明の好実施例
第３図に示されている如く、本発明によるメジャ／マイ
ナ・ループ・バブル・メモリ・システム構成は、゛マイ
ナ・ループ５２の一方の側に位置付けられた書込チャネ
ル５０及び他方の側に位置付けられた読取チャネル３３
を有している。読取チャネル５５中のパズル・ドメイン
はレプリケータ５４へ転送される。レプリケータ５４か
ら、バブルは２つの出力径路を経て転送される。第１出
力径路３６は検出器５７に接続されておシ、検出器３７
に於てバブルの有無が検出される。検出器５７からの情
報は、オフ・チップの径路５６に沿って意思決定手段即
ち制御センタ３８へ電気的に転送される。該情報は制御
センタ３８に於て変化、置換又は除去され得る。それか
ら、径路５６はバブル・チップ上のバブル発生器４０に
接続されている。
ナ・ループ・バブル・メモリ・システム構成は、゛マイ
ナ・ループ５２の一方の側に位置付けられた書込チャネ
ル５０及び他方の側に位置付けられた読取チャネル３３
を有している。読取チャネル５５中のパズル・ドメイン
はレプリケータ５４へ転送される。レプリケータ５４か
ら、バブルは２つの出力径路を経て転送される。第１出
力径路３６は検出器５７に接続されておシ、検出器３７
に於てバブルの有無が検出される。検出器５７からの情
報は、オフ・チップの径路５６に沿って意思決定手段即
ち制御センタ３８へ電気的に転送される。該情報は制御
センタ３８に於て変化、置換又は除去され得る。それか
ら、径路５６はバブル・チップ上のバブル発生器４０に
接続されている。
バブル・レプリケータ５４によりレプリケートされたバ
ブルは第２出力径路４２に沿ってモード・スイッチ／消
去器４４へ転送される。制御センタ５８Ｆｉ、、レプリ
ケートされたパズルが径路４２に沿ってモード・スイッ
チ／消去器４４及び発生器４０のマージ点を経て書込チ
ャネル５０中へ転送される様に、又はレプリケートされ
たバブルがモード・スイッチ／消去器４４に於て消去さ
れて発生器４０により発生されたバブルが書込チャネル
５Ｄ中に転送される様に付勢される。
ブルは第２出力径路４２に沿ってモード・スイッチ／消
去器４４へ転送される。制御センタ５８Ｆｉ、、レプリ
ケートされたパズルが径路４２に沿ってモード・スイッ
チ／消去器４４及び発生器４０のマージ点を経て書込チ
ャネル５０中へ転送される様に、又はレプリケートされ
たバブルがモード・スイッチ／消去器４４に於て消去さ
れて発生器４０により発生されたバブルが書込チャネル
５Ｄ中に転送される様に付勢される。
第３図に示されているバブル・メモリ構成は次に述べる
機能が行われることを可能にする。
機能が行われることを可能にする。
（、） 任意のビット又はバイトが、オフ・チップの
データ径路を用いずにそしてチップ上に記憶されている
データの損失を生じずに、後の読取又は書込のためにバ
ブル・モジュール内に於て検出器に位置付けられ得る。
データ径路を用いずにそしてチップ上に記憶されている
データの損失を生じずに、後の読取又は書込のためにバ
ブル・モジュール内に於て検出器に位置付けられ得る。
（ｂ） このシステムに於ては、チップからの可変長
のビット群の読取が、それらのビットに続くビット又は
既に読取られたビットを書込むか又は変化させずにおく
意思決定が成される前に行われ得る。
のビット群の読取が、それらのビットに続くビット又は
既に読取られたビットを書込むか又は変化させずにおく
意思決定が成される前に行われ得る。
（ｃ）可変長のビット群の読取又は書込の後に、それら
のビット及びそれらに隣接するビットが読取チャネル及
びレプリケート径路から書込チャネル及びマイナ・ルー
プ中へ、オフ・チップの径路を用いずに、容易に転送さ
れ得る。
のビット及びそれらに隣接するビットが読取チャネル及
びレプリケート径路から書込チャネル及びマイナ・ルー
プ中へ、オフ・チップの径路を用いずに、容易に転送さ
れ得る。
本発明のもう１つの実施例が第４図に示されている。こ
の実施例に於ては、発生器５２が書込チャネル５０中の
一マージ点５６以外の位置に位置付けられている。更に
、マージ点５６を越えて転送されるバブルを適切に制御
するために、モード・スイッチ／消去器５４が発生器５
２とマージ点５６との間に位置付けられている。この実
施例は、柔軟性を与えそして多重化を可能にするので、
マルチ−モジュール・バブル・システムに於て特に有用
である。
の実施例に於ては、発生器５２が書込チャネル５０中の
一マージ点５６以外の位置に位置付けられている。更に
、マージ点５６を越えて転送されるバブルを適切に制御
するために、モード・スイッチ／消去器５４が発生器５
２とマージ点５６との間に位置付けられている。この実
施例は、柔軟性を与えそして多重化を可能にするので、
マルチ−モジュール・バブル・システムに於て特に有用
である。
第１図及び第２図は従来技術によるメジャ／マイナ・ル
ープ・バブル・メモリ・システム構成ヲ示す概略図、第
３図は本発明によるメジャ／マイナ・ループ・バブル・
メモリ・システムの１実施例を示す概略図、第４図は本
発明によるメジャ／マイナ・ループ・パズル・メモリ・
システムのもう１つの実施例を示す概略図である。 １０．５０・・・・メジャ・ループの書込チャネル、１
２・・・・マイナ・ループの一端、１４・・・・マイナ
・ループの他端、１６．５５・・・・メジャ・ループの
読取チャネル、２５．２６・・・・径路、２８．５６・
・・・マージ点、５２・・・・マイナ・ルー／’、５（
５・・・・第１出力径路、４２・・・・第２出力径路。 ＣＯ安
ープ・バブル・メモリ・システム構成ヲ示す概略図、第
３図は本発明によるメジャ／マイナ・ループ・バブル・
メモリ・システムの１実施例を示す概略図、第４図は本
発明によるメジャ／マイナ・ループ・パズル・メモリ・
システムのもう１つの実施例を示す概略図である。 １０．５０・・・・メジャ・ループの書込チャネル、１
２・・・・マイナ・ループの一端、１４・・・・マイナ
・ループの他端、１６．５５・・・・メジャ・ループの
読取チャネル、２５．２６・・・・径路、２８．５６・
・・・マージ点、５２・・・・マイナ・ルー／’、５（
５・・・・第１出力径路、４２・・・・第２出力径路。 ＣＯ安
Claims (1)
- 【特許請求の範囲】 メジャ・ループの書込チャネル及び読取チャネルを有し
、上記書込チャネル中にマージ点が位置付けられそして
上記読取チャネル中に検出器が位置付けられているバブ
ル・チップと、 上記検出器から上記マージ点へのオフ・チップ信号路と
、 相互に同数の転送ステップを有する、上記マージ点への
第１出力径路と、上記検出器及び上記信号路を経て上記
マージ点への第２出力径路とを有して、上記読取チャネ
ル中に位置付けられているレプリケータと、 上記第１出力径路中に位置付けられているモード・スイ
ッチ／消去器手段と、 上記モード・スイッチ／消去器手段が上記レプリケータ
から離隔されている転層ステップと同数又はそれよシも
少数の転送ステップだけ該°レプリケータから離隔され
て、上記信号路中に位置付けられており、レプリケート
されたデータが上記モード・スイッチ／消去器手段を経
て上記書込チャネル中に転送される様に又はレプリケー
トされたデータが上記モード・スイッチ／消去器手段に
於て消去される様に付勢される、意思決定手段とを有し
ている、メジャ／マイナ・ループ・バブル・メモリ１シ
ステム。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/280,024 US4386417A (en) | 1981-06-30 | 1981-06-30 | High performance bubble chip architecture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586583A true JPS586583A (ja) | 1983-01-14 |
| JPS5858753B2 JPS5858753B2 (ja) | 1983-12-27 |
Family
ID=23071308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57043066A Expired JPS5858753B2 (ja) | 1981-06-30 | 1982-03-19 | メジヤ／マイナ・ル−プ・バブル・メモリ・システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4386417A (ja) |
| EP (1) | EP0068129B1 (ja) |
| JP (1) | JPS5858753B2 (ja) |
| CA (1) | CA1178370A (ja) |
| DE (1) | DE3278258D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8256259B2 (en) | 2007-12-20 | 2012-09-04 | Denso Corporation | Coil forming method, coil forming die assembly and coil manufactured thereby |
Families Citing this family (5)
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|---|---|---|---|---|
| US6584017B2 (en) | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US7123532B2 (en) | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US10311464B2 (en) | 2014-07-17 | 2019-06-04 | The Nielsen Company (Us), Llc | Methods and apparatus to determine impressions corresponding to market segments |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3781833A (en) * | 1972-08-29 | 1973-12-25 | Bell Telephone Labor Inc | Single wall magnetic domain generator |
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-
1981
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1982
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- 1982-05-14 DE DE8282104235T patent/DE3278258D1/de not_active Expired
- 1982-05-14 EP EP82104235A patent/EP0068129B1/en not_active Expired
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8256259B2 (en) | 2007-12-20 | 2012-09-04 | Denso Corporation | Coil forming method, coil forming die assembly and coil manufactured thereby |
Also Published As
| Publication number | Publication date |
|---|---|
| US4386417A (en) | 1983-05-31 |
| CA1178370A (en) | 1984-11-20 |
| EP0068129A3 (en) | 1986-05-07 |
| EP0068129A2 (en) | 1983-01-05 |
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| EP0068129B1 (en) | 1988-03-16 |
| JPS5858753B2 (ja) | 1983-12-27 |
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