JPS5866453A - パイロツト試験方式 - Google Patents
パイロツト試験方式Info
- Publication number
- JPS5866453A JPS5866453A JP16424881A JP16424881A JPS5866453A JP S5866453 A JPS5866453 A JP S5866453A JP 16424881 A JP16424881 A JP 16424881A JP 16424881 A JP16424881 A JP 16424881A JP S5866453 A JPS5866453 A JP S5866453A
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- JP
- Japan
- Prior art keywords
- pattern
- signal
- pilot
- output
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/244—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for multiplex systems
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明Ｆｉ、時分割ディジタル電話交換機などのディジ
タル通話路の試験に用いるパイロット試験方式に関する
。
タル通話路の試験に用いるパイロット試験方式に関する
。
従来用いられているディジタル通話ｇ６のパイロット試
験方式ｔ−第１因に示す、この第１図に示す試験方式で
は２八イクエイ対になって試験が行な ゛われ、入へ
イウェイ１０！、１０４０パイロットチャネルに試験パ
ターン発生回路１０５で作成したパイロットパターンを
インサー）回路１０１．１０２により挿入し、ディジタ
ル通話路１０４を経由した後、出ハイウェイ１０７，１
０８のパイロットチャネルの信号の一致管試験回路１０
９でチェダクしている。これによりディジタル通話路１
０６内の前位へイウェイスイッチ１１１．後位八イウェ
イスイ９チ１１５ｋｉび時間スイッチ１１２の正常性を
チェヴクして偽る。しかしこの試験方法では、対になっ
て込る２ハイウエイが同時に同じように障害区二な−）
次場合、障害検出が不可能となる問題が生ずる。また、
特定パイロットパターンによるチェックを行うため、並
列処理部分１例えば時間スイッチ内の並列処理部分が障
害になった場合、障害検出が遅れるという問題がある。
験方式ｔ−第１因に示す、この第１図に示す試験方式で
は２八イクエイ対になって試験が行な ゛われ、入へ
イウェイ１０！、１０４０パイロットチャネルに試験パ
ターン発生回路１０５で作成したパイロットパターンを
インサー）回路１０１．１０２により挿入し、ディジタ
ル通話路１０４を経由した後、出ハイウェイ１０７，１
０８のパイロットチャネルの信号の一致管試験回路１０
９でチェダクしている。これによりディジタル通話路１
０６内の前位へイウェイスイッチ１１１．後位八イウェ
イスイ９チ１１５ｋｉび時間スイッチ１１２の正常性を
チェヴクして偽る。しかしこの試験方法では、対になっ
て込る２ハイウエイが同時に同じように障害区二な−）
次場合、障害検出が不可能となる問題が生ずる。また、
特定パイロットパターンによるチェックを行うため、並
列処理部分１例えば時間スイッチ内の並列処理部分が障
害になった場合、障害検出が遅れるという問題がある。
本発明Ｏ目的は、王妃した従来技術の欠点をなくシ、簡
単な回路構成で通話路のスタヅク障害を検出することを
可能とするパイロット試験方式を提供することにある。
単な回路構成で通話路のスタヅク障害を検出することを
可能とするパイロット試験方式を提供することにある。
かかる目的を連取するため本発明は、通話へイウェイの
特定タイムスロダトに特定信号パターンとその補数信号
パターンを交互ζ：繰返し送出するパイロットハターン
発生回路と、その回路の出力とディジタル通話路を経由
して送られてくる信号パターンを照合するパイロットパ
ターンチェック回路を設け、これらのパイロッ°ドパタ
ーン発生回路とチェック回路、ディジタル通話路と他装
置を接続する時分割コネクタ装置（〒ＤＣ）内に１体化
して構成し得るように実現するもＯである。
特定タイムスロダトに特定信号パターンとその補数信号
パターンを交互ζ：繰返し送出するパイロットハターン
発生回路と、その回路の出力とディジタル通話路を経由
して送られてくる信号パターンを照合するパイロットパ
ターンチェック回路を設け、これらのパイロッ°ドパタ
ーン発生回路とチェック回路、ディジタル通話路と他装
置を接続する時分割コネクタ装置（〒ＤＣ）内に１体化
して構成し得るように実現するもＯである。
以下１本発明を図に従って詳細Ｉ：説明する。
第２図は本発明によるパイロット試験方式の１実施例を
示す図で％ ２重化システムｇ：おける片系の部分のみ
を示す方式図であ為、第２図において第１因と同一符号
は同一部分を示し、２０１ｔ！特定の信号パターンと、
そのパターンと補数関係（：ある信号パターンを１フレ
ーム毎に交互に発生するパイロヴトパターン発生回路（
ＰＬＯ）であｐ。
示す図で％ ２重化システムｇ：おける片系の部分のみ
を示す方式図であ為、第２図において第１因と同一符号
は同一部分を示し、２０１ｔ！特定の信号パターンと、
そのパターンと補数関係（：ある信号パターンを１フレ
ーム毎に交互に発生するパイロヴトパターン発生回路（
ＰＬＯ）であｐ。
２０２はディジタル通話路１０４ｆ：経由してきたテ肩
〕との照合を行うパイロットパターンチェック回路（Ｐ
ＬＯ）である、まｆｔ−，２０５はＰ Ｌ Ｇ ２０１
から出力される試験パターン（ＰＴＮ）ｔ−ＰＬＣ２０
２ｇ：直接伝送する信号路である。
〕との照合を行うパイロットパターンチェック回路（Ｐ
ＬＯ）である、まｆｔ−，２０５はＰ Ｌ Ｇ ２０１
から出力される試験パターン（ＰＴＮ）ｔ−ＰＬＣ２０
２ｇ：直接伝送する信号路である。
まず、パイＣ１９ドパターン発生回路（ＰＩ、Ｇ）２０
１では、特定の信号パターン（例えば＠１０１０１０１
０つと、それと補数関係にある信号パターン（”０１０
１０１０１’）ｔ−１７レーム（８ＫＨｚ）毎に交互５
二試験パターン（ｐ’ｒｘ）として発生する。ＰＬＯ２
０１で発生された試験パターン（ＰＴＮ） ＃ｉ、イン
サート回路１０１ Ｅ：より入へイウェイ１０３のパイ
ロットチャネル２：挿入さル、ディジタル通話路１０６
を経由して対応する出ハイウエイ１０８に送られると共
に信号路２０５に送出される。ＰＬＯ２０２では、出ハ
イウエイ１０８上のパイロットチャネルＯ信号パターン
（Ｄ２）と信号路２０３上の試験パターン（Ｐ？）ｌ）
を照合し、Ｄ２とＰ？）ｌとか不一致の場合には通話路
１０６に障害があるとしてエラー信号ＣＰＴＮＥＲ）を
信号１Ｉ１１１ｏに出力する。
１では、特定の信号パターン（例えば＠１０１０１０１
０つと、それと補数関係にある信号パターン（”０１０
１０１０１’）ｔ−１７レーム（８ＫＨｚ）毎に交互５
二試験パターン（ｐ’ｒｘ）として発生する。ＰＬＯ２
０１で発生された試験パターン（ＰＴＮ） ＃ｉ、イン
サート回路１０１ Ｅ：より入へイウェイ１０３のパイ
ロットチャネル２：挿入さル、ディジタル通話路１０６
を経由して対応する出ハイウエイ１０８に送られると共
に信号路２０５に送出される。ＰＬＯ２０２では、出ハ
イウエイ１０８上のパイロットチャネルＯ信号パターン
（Ｄ２）と信号路２０３上の試験パターン（Ｐ？）ｌ）
を照合し、Ｄ２とＰ？）ｌとか不一致の場合には通話路
１０６に障害があるとしてエラー信号ＣＰＴＮＥＲ）を
信号１Ｉ１１１ｏに出力する。
これに１クディジタル通話路１０６内のへイウェイスイ
ッチ１１１．１１！ｌ及び時間スイッチ１１２の正常性
を容易に試験することができ、パリティ試験だけでは困
難であったディジタル通話路１０４０画列伝送部分の障
害、時間スイッチ１１２のアドレスＩＩｉ！Ｏ障害及び
クロ！り分配系の障害の検出が容易となる。
ッチ１１１．１１！ｌ及び時間スイッチ１１２の正常性
を容易に試験することができ、パリティ試験だけでは困
難であったディジタル通話路１０４０画列伝送部分の障
害、時間スイッチ１１２のアドレスＩＩｉ！Ｏ障害及び
クロ！り分配系の障害の検出が容易となる。
次に第２図におけるパイロットパターン発生口Ｍ（ＰＬ
Ｏ）２０１ とパイロットターンチェダク回路（ＰＬＯ
）２０２の具体的回路構成を示す第３因及びその動作タ
イムチャートを示す第４図及び第５因を用いて本発明を
、、ｃり詳細に説明する。
Ｏ）２０１ とパイロットターンチェダク回路（ＰＬＯ
）２０２の具体的回路構成を示す第３因及びその動作タ
イムチャートを示す第４図及び第５因を用いて本発明を
、、ｃり詳細に説明する。
ｆ＠５１１ｉ！３におりて、ＰＬＧ２０１内＜り２１０
は８ＫＨｇのトリが信号（８Ｋ ） Ｅ：より状態が反
転するクリップ７０ ツブＣＦ？）、２１１はＦＦ２１
０の出力信号と４Ｍｂｐｓの信号（４Ｍ）との排他的論
理和をとるグー） （ＫＯＲ）であり、このＦＦ２１０
とＥＯＲ２１１にＬり８ＫＨｇ （１７レーム）毎（：
＠Ｑ１０１０１０１”パターンと”１０１０１０１０”
パターンが交互に試験パターン（ＰＴＮ）として出力さ
れる。
は８ＫＨｇのトリが信号（８Ｋ ） Ｅ：より状態が反
転するクリップ７０ ツブＣＦ？）、２１１はＦＦ２１
０の出力信号と４Ｍｂｐｓの信号（４Ｍ）との排他的論
理和をとるグー） （ＫＯＲ）であり、このＦＦ２１０
とＥＯＲ２１１にＬり８ＫＨｇ （１７レーム）毎（：
＠Ｑ１０１０１０１”パターンと”１０１０１０１０”
パターンが交互に試験パターン（ＰＴＮ）として出力さ
れる。
Ｌまた。ＰＬＣ２０２内の２２０は信号路２０５を介し
てＰＬＯ２０１から送られてくる試験パターン（ＰＴＮ
）とディジタル通話路を経由してきた信号（Ｄ２）との
排他的論理和をとるグー）（！！０Ｒ）Ｔｈ２２１Ｆｉ
ｌＯ１２２０の出力信号とパイロットチャネルを指定す
る信号（Ｂ？８０） との論理積をとるゲート（Ａ１１
Ｄ）、 ２２２はリフレッシ為信号（ＬＯＰ）と７リ
ツプ７０ψプ（ＦＦ）２２４（２）出力（Ｑ）との論理
積をとるグー）（ＡＮＤ）、２２ＢはＡＮＤ２２１ 。
てＰＬＯ２０１から送られてくる試験パターン（ＰＴＮ
）とディジタル通話路を経由してきた信号（Ｄ２）との
排他的論理和をとるグー）（！！０Ｒ）Ｔｈ２２１Ｆｉ
ｌＯ１２２０の出力信号とパイロットチャネルを指定す
る信号（Ｂ？８０） との論理積をとるゲート（Ａ１１
Ｄ）、 ２２２はリフレッシ為信号（ＬＯＰ）と７リ
ツプ７０ψプ（ＦＦ）２２４（２）出力（Ｑ）との論理
積をとるグー）（ＡＮＤ）、２２ＢはＡＮＤ２２１ 。
２２２のノア論理をとるゲート（ＮＯＲ）、２２４はＮ
０Ｒ２２！Ｓの出力信号をデータ入力とし、 ６Ｍｂｐ
ｓ Ｏ信号（８Ｍ）’ｔ’クロヅクパルス入力とする
７す雫プ７０９プ（ＦＦ）であり、これらのゲ−）２２
０〜２２５及びフリップ７０ツブ２２４により信号パタ
ーンＰ？ＮとＤ２との照合が行われると共に障害情報が
保持される。
０Ｒ２２！Ｓの出力信号をデータ入力とし、 ６Ｍｂｐ
ｓ Ｏ信号（８Ｍ）’ｔ’クロヅクパルス入力とする
７す雫プ７０９プ（ＦＦ）であり、これらのゲ−）２２
０〜２２５及びフリップ７０ツブ２２４により信号パタ
ーンＰ？ＮとＤ２との照合が行われると共に障害情報が
保持される。
以下、第Ｓ図Ｏ回路動作を第４図及び第５図のタイムチ
ャートを用込て説明する。まずＰＬＯ２０１円ＯデＦ２
１０の出力ｑが＠０＃の状態であると。
ャートを用込て説明する。まずＰＬＯ２０１円ＯデＦ２
１０の出力ｑが＠０＃の状態であると。
４Ｍｂｐｅ （Ｄ信号（４Ｍ）が試験パターンＣＰ？Ｎ
）としてＥＯＲ２１１からディジタル通話路及びＰＬＯ
２０２に送られる。この状態で８ＫＨ！のトリガ信号（
８Ｋ）がＦＦ２１０の入力ｃｐｔ：加わると、出力Ｑの
状態が１１＃に反転し、ｌＯＲ２１１ｇ：エフ信号４Ｍ
と逆極性のパターンがＰＡＮとして発生される。このよ
うにして、１タイムスロツト（〒Ｓ）ｐ信号パターン＠
０１０１０１０１’と＠１０１０１０１０”が１フレー
ム毎に交互にｉ’ＬＧ２０１から発生される。一方ＰＬ
Ｃ２０２では、１ＯＲ２２０に１９ＰテＮとＤ２信号の
照合を行うと共にＡＮＤ２２１Ｃより信号Ｂ’！’Ｓｏ
にて指定されたＩＴＳ１７’３ＣＰ？ＮとＤ２信号とに
不一致があるか否かをみる。もしＰテＮとＤ２信号とが
常に一致して込れば％ ＡＮＤ２２１の出力は′″０１
であり、また正常状態ではムＮＤ２２２の出力も”ｏ”
ｔ”あるため、Ｎ０Ｒ２２Ｂの出力が＠１２であり、Ｆ
Ｆ２２４０Ｑ出力は″１”Ｏ状ｇｔを保持する。これ５
：対し、ディジタル通話路内シ：スタψり障害１例えば
第５図に示すようＣ：纂４ビット目において１ビダトＶ
＆りがあると、そのビットでＰテＮとＤ２信号とが不一
致となり、１ＯＲ２２０，ＡＮＤ２２１の出力は＠１’
、Ｎ０Ｒ２２ＳＯ出力は“０＃となる。こ〇九め信号８
ＭのタイミングでｌＦＦ２２４４２）ｑ出力が“０”と
なり、エラー信号（ＰテＮＩＲ）として出力される。こ
の状態はＦＦ２２４ＯＱ出力とりフレツシエ信号ＬＯＰ
との論理積をとるＡＮＤ２２２及びＮ０Ｒ２２Ｓｔ−介
して保持される。このエラー信号の保持は次のフレーム
ＯＮ＠合チェックを行うまで続く、すなわち第４図Ｃ：
示すようにＦＦ２２４のＱ出力が＠１１１のとき１：信
号ＬＯＰ＄＠Ｏ’とナルト、ＮｏＲ’ｘ２ｓｏ出力ｍ＠
１”となるため信号８ＭのタイミングでＦＦ２２４０出
力かリフレヅシ為され、次の照合チェックにそなえられ
る。
）としてＥＯＲ２１１からディジタル通話路及びＰＬＯ
２０２に送られる。この状態で８ＫＨ！のトリガ信号（
８Ｋ）がＦＦ２１０の入力ｃｐｔ：加わると、出力Ｑの
状態が１１＃に反転し、ｌＯＲ２１１ｇ：エフ信号４Ｍ
と逆極性のパターンがＰＡＮとして発生される。このよ
うにして、１タイムスロツト（〒Ｓ）ｐ信号パターン＠
０１０１０１０１’と＠１０１０１０１０”が１フレー
ム毎に交互にｉ’ＬＧ２０１から発生される。一方ＰＬ
Ｃ２０２では、１ＯＲ２２０に１９ＰテＮとＤ２信号の
照合を行うと共にＡＮＤ２２１Ｃより信号Ｂ’！’Ｓｏ
にて指定されたＩＴＳ１７’３ＣＰ？ＮとＤ２信号とに
不一致があるか否かをみる。もしＰテＮとＤ２信号とが
常に一致して込れば％ ＡＮＤ２２１の出力は′″０１
であり、また正常状態ではムＮＤ２２２の出力も”ｏ”
ｔ”あるため、Ｎ０Ｒ２２Ｂの出力が＠１２であり、Ｆ
Ｆ２２４０Ｑ出力は″１”Ｏ状ｇｔを保持する。これ５
：対し、ディジタル通話路内シ：スタψり障害１例えば
第５図に示すようＣ：纂４ビット目において１ビダトＶ
＆りがあると、そのビットでＰテＮとＤ２信号とが不一
致となり、１ＯＲ２２０，ＡＮＤ２２１の出力は＠１’
、Ｎ０Ｒ２２ＳＯ出力は“０＃となる。こ〇九め信号８
ＭのタイミングでｌＦＦ２２４４２）ｑ出力が“０”と
なり、エラー信号（ＰテＮＩＲ）として出力される。こ
の状態はＦＦ２２４ＯＱ出力とりフレツシエ信号ＬＯＰ
との論理積をとるＡＮＤ２２２及びＮ０Ｒ２２Ｓｔ−介
して保持される。このエラー信号の保持は次のフレーム
ＯＮ＠合チェックを行うまで続く、すなわち第４図Ｃ：
示すようにＦＦ２２４のＱ出力が＠１１１のとき１：信
号ＬＯＰ＄＠Ｏ’とナルト、ＮｏＲ’ｘ２ｓｏ出力ｍ＠
１”となるため信号８ＭのタイミングでＦＦ２２４０出
力かリフレヅシ為され、次の照合チェックにそなえられ
る。
これにより、フレーム毎に交互Ｃ二発生される信号パタ
ーン″０１０１０１０１”と＠１０１０１０１０’Ｏ照
合チェ曽りを夫々ＰＡＮとＤ２信号を同期させることで
拳次行うことが可能とな！１１．かつこのような補数関
係にある２つの信号パターンを用いることｒ−ｕｆｆデ
ィジタル通話路の“０″スタダク障害と°１″スタプク
障害を同一の試験で検出することが可能となる。
ーン″０１０１０１０１”と＠１０１０１０１０’Ｏ照
合チェ曽りを夫々ＰＡＮとＤ２信号を同期させることで
拳次行うことが可能とな！１１．かつこのような補数関
係にある２つの信号パターンを用いることｒ−ｕｆｆデ
ィジタル通話路の“０″スタダク障害と°１″スタプク
障害を同一の試験で検出することが可能となる。
以上のＬうに本発明によれば、ディジタル通話路の正常
性を簡単かつ経済的に試験することができると共Ｉ：、
ディジタル通話路を経由してくる試験パターンと経由さ
せな込試験パターンとの照合を行う構成とし比ため、障
害検出を確実に行うことができる利点がある。また、補
数関係にある２つの試験パターンを交互に発生させるこ
とにより時間ス“イッチ内の並列処理部分が障害になっ
た場合などでも障害検出をすみやかに行うことができる
利点がある。さらに、第５図に示すような回路構成とす
ることにエク、パイロψドパターン発生回路とチェック
回路を同一パブケージ内に一体化構成とすることができ
、集積化された試験回路が冥現できる。
性を簡単かつ経済的に試験することができると共Ｉ：、
ディジタル通話路を経由してくる試験パターンと経由さ
せな込試験パターンとの照合を行う構成とし比ため、障
害検出を確実に行うことができる利点がある。また、補
数関係にある２つの試験パターンを交互に発生させるこ
とにより時間ス“イッチ内の並列処理部分が障害になっ
た場合などでも障害検出をすみやかに行うことができる
利点がある。さらに、第５図に示すような回路構成とす
ることにエク、パイロψドパターン発生回路とチェック
回路を同一パブケージ内に一体化構成とすることができ
、集積化された試験回路が冥現できる。
第１図は従来のパイロット試験方式を示す図。
第２因は本発明によるパイロット試験方式の１笑施例を
示す図ｂ＠５図は第２図０１部具体的な回路構成を示す
回路図、第４図及び第５図は第３図の回路動作を示すタ
イムチャートで、第４図は正常時１ｗ４５図は異常が発
生した場合の図である。 １０１・・・インサート回路、１０５，１０４・・・入
ハイウェイ、１０６・・・ディジタル通話路、１０７．
１０８・・・出ハイウェイ、１１０・・・エラー信号線
、１１１゜１１１・・へイウエイスイッチ％ １１２・
・・時間スイッチ、２０１・・・パイロットパターン発
生回路、２０２・・・パイロψトパターンチェダク回路
、”２０！・・・信号路。 第１頁の続き ■出 願 人 沖電気工業株式会社 東京都港区虎ノ門１丁目７番１２ 号 ■出 願 人 日本電気株式会社 東京都港区芝五丁目３３番１号 ０出 願 人 富士通株式会社 川崎市中原区上小田中１０１５番地
示す図ｂ＠５図は第２図０１部具体的な回路構成を示す
回路図、第４図及び第５図は第３図の回路動作を示すタ
イムチャートで、第４図は正常時１ｗ４５図は異常が発
生した場合の図である。 １０１・・・インサート回路、１０５，１０４・・・入
ハイウェイ、１０６・・・ディジタル通話路、１０７．
１０８・・・出ハイウェイ、１１０・・・エラー信号線
、１１１゜１１１・・へイウエイスイッチ％ １１２・
・・時間スイッチ、２０１・・・パイロットパターン発
生回路、２０２・・・パイロψトパターンチェダク回路
、”２０！・・・信号路。 第１頁の続き ■出 願 人 沖電気工業株式会社 東京都港区虎ノ門１丁目７番１２ 号 ■出 願 人 日本電気株式会社 東京都港区芝五丁目３３番１号 ０出 願 人 富士通株式会社 川崎市中原区上小田中１０１５番地
Claims (1)
- 【特許請求の範囲】 時分割ディジタル交換機において％特定の信号パターン
とその補数関係ｌ：ある信号パターンを所だの期間ごと
に交互に発生するパターン発生手段と、そのパターンを
入へイウェイの特定チャネルに挿入する手段と、出ハイ
ウェイの特定チャネルの信号を抽出する手段と、該抽出
され元信号パターンと、前記パターン発生手段から発生
される信号パターンとの照合を行い、不一致の場合、パ
ターンエラー表示をする手段を設けることにより。 ディジタル通話路の正常性管チェックすることｔ特徴と
するパイロット試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16424881A JPH0227876B2 (ja) | 1981-10-16 | 1981-10-16 | Pairotsutoshikenhoshiki |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16424881A JPH0227876B2 (ja) | 1981-10-16 | 1981-10-16 | Pairotsutoshikenhoshiki |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5866453A true JPS5866453A (ja) | 1983-04-20 |
| JPH0227876B2 JPH0227876B2 (ja) | 1990-06-20 |
Family
ID=15789485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16424881A Expired - Lifetime JPH0227876B2 (ja) | 1981-10-16 | 1981-10-16 | Pairotsutoshikenhoshiki |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227876B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229958A (ja) * | 1983-06-13 | 1984-12-24 | Hitachi Ltd | マルチフレ−ム同期試験方式 |
| JPS62204653A (ja) * | 1986-03-05 | 1987-09-09 | Hitachi Ltd | 擬似呼試験方式 |
-
1981
- 1981-10-16 JP JP16424881A patent/JPH0227876B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229958A (ja) * | 1983-06-13 | 1984-12-24 | Hitachi Ltd | マルチフレ−ム同期試験方式 |
| JPS62204653A (ja) * | 1986-03-05 | 1987-09-09 | Hitachi Ltd | 擬似呼試験方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0227876B2 (ja) | 1990-06-20 |
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