JPS5866865A - 信号観測装置 - Google Patents
信号観測装置Info
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- JPS5866865A JPS5866865A JP56164937A JP16493781A JPS5866865A JP S5866865 A JPS5866865 A JP S5866865A JP 56164937 A JP56164937 A JP 56164937A JP 16493781 A JP16493781 A JP 16493781A JP S5866865 A JPS5866865 A JP S5866865A
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- Japan
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- logic
- condition
- channel
- logical
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
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- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Analysing Materials By The Use Of Radiation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、一般にロジックスコープ或いはロジックアナ
ライザーと称される信号観測装置に関する。
ライザーと称される信号観測装置に関する。
この種の信号観測装置はメモＩＪ ’１１’内蔵し、従
来のシンクロスコープ等では観測が困難とされていた多
現象のロジック信号を同時に捕えて記憶し、ＣＲＴ管面
上にタイミング表示或いはステート表示するもので、デ
ィジタル機器の開発、保守及び修理に有効に用いること
ができる。
来のシンクロスコープ等では観測が困難とされていた多
現象のロジック信号を同時に捕えて記憶し、ＣＲＴ管面
上にタイミング表示或いはステート表示するもので、デ
ィジタル機器の開発、保守及び修理に有効に用いること
ができる。
本出願人はこの種の信号観測装置として、先に特願昭５
１−１１７４５８号（特公昭５５−３４９０３号）Ｚ提
案した。第１図はこれを示す。
１−１１７４５８号（特公昭５５−３４９０３号）Ｚ提
案した。第１図はこれを示す。
第１図において、１は入力端子で被観測信号が与えられ
る。入力端子１は、複数チャンネルを同時に観測するた
めに複数個、例えば８個から成る。
る。入力端子１は、複数チャンネルを同時に観測するた
めに複数個、例えば８個から成る。
入力端子１から入力信号の供給を受けるコンパレータ２
は、比較電圧発生回路３から与えられるスレッシュホー
ルドレベルと入力信号とを比較して、２値のディジタル
信号に変換する。このコンパレータ２は各チャンネル毎
にもうけられる。コンパレータ２と同様にチャンネル毎
にもうけられるメモリ４は、コンパレータ２から出力さ
れる被観測信号を記憶する。このメモリ４には、クロッ
ク発生器６の書込みクロックで所定アドレスに被観測信
号が書込まれ、読出しクロックに基づいて繰返して読出
される。制御カウンタ５は、クロック発生器６の書込み
クロックに従ってメモリ４のアドレス指定７行なう。ま
たこの制御カウンタ５は、トリガ回路７のトリガで、ト
リガ遅延設定回路８で設定された遅延時間を経過した後
Ｋ、書込み一読出し切換信号を発生し、これをクロック
発生器６に与えて書込みクロック状態から続出しクロッ
ク状態に転換させる。なお、スイッチＳＷは制御カウン
タ【を外部トリガするためのスイッチである。
は、比較電圧発生回路３から与えられるスレッシュホー
ルドレベルと入力信号とを比較して、２値のディジタル
信号に変換する。このコンパレータ２は各チャンネル毎
にもうけられる。コンパレータ２と同様にチャンネル毎
にもうけられるメモリ４は、コンパレータ２から出力さ
れる被観測信号を記憶する。このメモリ４には、クロッ
ク発生器６の書込みクロックで所定アドレスに被観測信
号が書込まれ、読出しクロックに基づいて繰返して読出
される。制御カウンタ５は、クロック発生器６の書込み
クロックに従ってメモリ４のアドレス指定７行なう。ま
たこの制御カウンタ５は、トリガ回路７のトリガで、ト
リガ遅延設定回路８で設定された遅延時間を経過した後
Ｋ、書込み一読出し切換信号を発生し、これをクロック
発生器６に与えて書込みクロック状態から続出しクロッ
ク状態に転換させる。なお、スイッチＳＷは制御カウン
タ【を外部トリガするためのスイッチである。
１０と１１は各チャンネル毎にもうけられる設定スイッ
チ及びゲート回路で、第２図の構成をもつ。
チ及びゲート回路で、第２図の構成をもつ。
各設定スイッチ（１０−１，１０−２，・・曲１Ｏ−ｎ
）は論理″０”、ＤＯＮＴ ＣＡＲＥ″×”（論理カー
１”又は０”のいずれでもよいこと、即ちそのチャンネ
ルの内容には感知しないことを示す）、論理”１”のい
ずれかを設定できる３つの論理条件選択接点を有し、論
理”０”と”１”の接点は閉成で”０”を、開成で”１
”をとる。各スイッチ（ｔｏ−１、１０−２、・・・・
・・１Ｏ−ｎ）に対応する各ゲート回路（１１−１，１
１−２，・・・・・・ｎ−ｎ）は、設定スイッチの論理
条件に従って、メモリ４の出力の極性を反転して出方す
る状態と、メモリ出方を反転しないで送る状態と、メモ
リ出方輸送らない状態ｔとる。ＡＮＤ回路１２は各ゲー
ト回路（１１−１゜１１−２．・・・・・・１ｌ−ｎ）
の出方を大刀として、論理条件が満足されるメモリ４内
のデータを検出する回路である。
）は論理″０”、ＤＯＮＴ ＣＡＲＥ″×”（論理カー
１”又は０”のいずれでもよいこと、即ちそのチャンネ
ルの内容には感知しないことを示す）、論理”１”のい
ずれかを設定できる３つの論理条件選択接点を有し、論
理”０”と”１”の接点は閉成で”０”を、開成で”１
”をとる。各スイッチ（ｔｏ−１、１０−２、・・・・
・・１Ｏ−ｎ）に対応する各ゲート回路（１１−１，１
１−２，・・・・・・ｎ−ｎ）は、設定スイッチの論理
条件に従って、メモリ４の出力の極性を反転して出方す
る状態と、メモリ出方を反転しないで送る状態と、メモ
リ出方輸送らない状態ｔとる。ＡＮＤ回路１２は各ゲー
ト回路（１１−１゜１１−２．・・・・・・１ｌ−ｎ）
の出方を大刀として、論理条件が満足されるメモリ４内
のデータを検出する回路である。
１４はチャンネルセレクタで、各メモリ４の出力が与え
られると共にスイッチ１３を介してＡＮＤ回路１２の出
力が選択的に与えられる。１５はチャンネルカウンタで
、制御カウンタ５が各メモリ４に対して最終アドレスを
指定する毎にチャンネル選択信号を発生し、これによっ
てセレクタ１４が各チャンネルを選択してメモリ４の内
容を出力する。この出力とチャンネルカウンタ１５の出
力とに基づいてＹ軸信号発生回路１６から、ＣｆｔＴ１
９にＹ軸信号が与えられ、Ｘ軸及びＺ軸信号は制御カウ
ンタ５のカウント数に基づいて夫々の回路１７と１８か
ら与えられる。
られると共にスイッチ１３を介してＡＮＤ回路１２の出
力が選択的に与えられる。１５はチャンネルカウンタで
、制御カウンタ５が各メモリ４に対して最終アドレスを
指定する毎にチャンネル選択信号を発生し、これによっ
てセレクタ１４が各チャンネルを選択してメモリ４の内
容を出力する。この出力とチャンネルカウンタ１５の出
力とに基づいてＹ軸信号発生回路１６から、ＣｆｔＴ１
９にＹ軸信号が与えられ、Ｘ軸及びＺ軸信号は制御カウ
ンタ５のカウント数に基づいて夫々の回路１７と１８か
ら与えられる。
以上の如き構成の信号観測装置において、８チヤンネル
を例に被観測信号が与えられるものとすれば、各入力信
号は各コンパレータ２でスレ；シュホールドレベルと比
較され１”又は０”の論理信号に変換された後、書込み
クロック毎にサンプリングされて８チャンネル同時に各
メモリ４に記憶される。メモリの書込み終了はトリガ回
路７で制御され、回路７のトリガによって書込みモード
から読出しモードになり、各メモリの内容が続出される
。この際、スイッチ１３が接点ａに選定されていればＣ
ＲＴ管面上には、第３図Ａに示すごとく、８チヤンネル
のデータが並列的に表示される。
を例に被観測信号が与えられるものとすれば、各入力信
号は各コンパレータ２でスレ；シュホールドレベルと比
較され１”又は０”の論理信号に変換された後、書込み
クロック毎にサンプリングされて８チャンネル同時に各
メモリ４に記憶される。メモリの書込み終了はトリガ回
路７で制御され、回路７のトリガによって書込みモード
から読出しモードになり、各メモリの内容が続出される
。この際、スイッチ１３が接点ａに選定されていればＣ
ＲＴ管面上には、第３図Ａに示すごとく、８チヤンネル
のデータが並列的に表示される。
第３図Ａの表示状態において、スイッチ１３を接点すに
選定して各設定スイッチ（１０−１，１０−２，・・・
・・・１０− ｎ ）により各チャンネルに論理条件Ｚ
設定すれば、例えばチャンネル（１）と（３）に夫々論
理“１”、他のチャンネルをＤＯＮＴ ＣＡＲＥ”Ｘ″
とすれば、第３図Ｂに示すように、第８番目のチャンネ
ル表示に代えて論理条件を満足する波形がタイムチャー
トとして表示される。
選定して各設定スイッチ（１０−１，１０−２，・・・
・・・１０− ｎ ）により各チャンネルに論理条件Ｚ
設定すれば、例えばチャンネル（１）と（３）に夫々論
理“１”、他のチャンネルをＤＯＮＴ ＣＡＲＥ”Ｘ″
とすれば、第３図Ｂに示すように、第８番目のチャンネ
ル表示に代えて論理条件を満足する波形がタイムチャー
トとして表示される。
従って特願昭５１−１１７４５８号は、被観測信号にお
ける論理条件の検索を容易にすること大であり、論理信
号の解析に非常に有用なものであるが、論理条件が３種
の状態、即ち論理′°１′′、論理″Ｏ”、ＥＸ）ＮＴ
ＣＡＲＪ（”ｘ”に限られ、１”から０“への論理遷
移及び′０”から１”への論理遷移については検索でき
ないという欠点があり、ある種の用途には不イｅｖ生ず
るものであった。
ける論理条件の検索を容易にすること大であり、論理信
号の解析に非常に有用なものであるが、論理条件が３種
の状態、即ち論理′°１′′、論理″Ｏ”、ＥＸ）ＮＴ
ＣＡＲＪ（”ｘ”に限られ、１”から０“への論理遷
移及び′０”から１”への論理遷移については検索でき
ないという欠点があり、ある種の用途には不イｅｖ生ず
るものであった。
本発明はこのような観点に基づいてなされたもので、従
来の論理″１”、論理頴”及びＤＯＮＴ ＣＡＩ化”×
”に加えて１”がら”０″への論理遷移及びこの逆の遷
移を論理条件として設定することが可能な信号観測装置
の提供を目的とする。
来の論理″１”、論理頴”及びＤＯＮＴ ＣＡＩ化”×
”に加えて１”がら”０″への論理遷移及びこの逆の遷
移を論理条件として設定することが可能な信号観測装置
の提供を目的とする。
この目的を達成するための本発明の特徴は、各チャンネ
ル毎にもうけられるコンパレータ及びメモリヲ有し、各
チャンネル毎に与えられる複数の被観測信号を各コンパ
レータを介して２値の論理信号に変換し、任意周期の書
込みクロックでサンプリングした後対応する各メモリに
開時に記憶し、所定周期の読出しクロックに従って各メ
モリの内容を並列に書込みクロックのサンプリングに対
応して読出し、もって各チャンネルの内容を同−管面に
視覚表示する信号観測装置において、論理”１”、論理
″０”、論理状態に感知しないＤＯＮＴ ＣＡＨｇ ”
ｘ ”１０”から１″への論理遷移及び”１”から１
”への論理遷移ケ論理条件としてこれらのいずれかを各
チャンネルに指定する論理条件設定手段と、各メモリの
同一のサンプリングクロックのメモリ位置におけるピッ
ｌ”Ｍサーチピット列として、指定された論理条件と比
較し被サーチピット列が論理条件を満足する場合に一致
出力を与える比較検出手段とを有し、比較検出手段の出
力に従って被観測信号における論理条件を満足する位置
を各チャンネルの内容と対応させて視覚表示するごとき
信号観測装置にある。
ル毎にもうけられるコンパレータ及びメモリヲ有し、各
チャンネル毎に与えられる複数の被観測信号を各コンパ
レータを介して２値の論理信号に変換し、任意周期の書
込みクロックでサンプリングした後対応する各メモリに
開時に記憶し、所定周期の読出しクロックに従って各メ
モリの内容を並列に書込みクロックのサンプリングに対
応して読出し、もって各チャンネルの内容を同−管面に
視覚表示する信号観測装置において、論理”１”、論理
″０”、論理状態に感知しないＤＯＮＴ ＣＡＨｇ ”
ｘ ”１０”から１″への論理遷移及び”１”から１
”への論理遷移ケ論理条件としてこれらのいずれかを各
チャンネルに指定する論理条件設定手段と、各メモリの
同一のサンプリングクロックのメモリ位置におけるピッ
ｌ”Ｍサーチピット列として、指定された論理条件と比
較し被サーチピット列が論理条件を満足する場合に一致
出力を与える比較検出手段とを有し、比較検出手段の出
力に従って被観測信号における論理条件を満足する位置
を各チャンネルの内容と対応させて視覚表示するごとき
信号観測装置にある。
以下図面により本発明の詳細な説明する。
第４図は本発明による信号観測装置の一実施例で、その
重要な特徴は、組合せ論理条件ａｎとして論理＋１”、
論理″０”、ＤＯＮＴ ＣＡＲｇ″×”、頴”から１１
”への論理遷移”↑”及び”１″から”０”への論理遷
移”↓”のいずれかを指定するための論理条件設定スイ
ッチ加と、複数の観測信号の中から指定された論理条件
ａｎを満足する位置ケ検出する条件検出回路２１ヲ有す
ることにある。論理条件設定スイッチ加は各チャンネル
毎に加−１，２０−２，・・・・・・加−ｎ（ｎはチャ
ンネル数）としてもうけられ、各チャンネルに対し上記
５つの論理条件のうちのひとつが与えられる。各設定ス
イッチ（ｚｏ−１，２０−２，・・・・・・ｚＯ−ｎ）
にはこれに対応して条件検出回路（２１−１゜２１−２
、・・・・・・２ｌ−ｎ）がもうけられ、各チャンネ
ルのメモリ４の内容が対応し°て与えられる。各条件検
出回路（２１−１，２１−２，・・・・・・２ｌ−ｎ）
にはまた、その各々に内蔵される後述のフリップフロッ
プを１クロツク毎にクリアするためのクロック整形回路
器の出力が与えられる。クロック整形回路％は、クロッ
ク発生器６からのクロック信号を、メモリ４の出力に対
して第５図に示すごとき時間関係をもつように整形出力
する。第５図において、時間区間Ｔは１クロツク毎のデ
ータ読出しの区切りで／Ａｓオーダを有し、ｔｌはクロ
ック整形回路器の出力パルス幅、ｔ２はデータの区切り
七回路乙の出力パルスの終了との時間幅で、ｔ、は上記
フリップフロップをクリアするのに必要な時間幅（１０
ｎｓ−１０ｎ５− ） Ｖ有し、ｔ２は上記フリップフ
ロップのクロックに対するデータセットアッズタイム以
上の時間幅（３ｎｓ−２０ｎｓ ）ｗ有する。ＡＮＤ回
路ｎは、各条件検出回路（２１−１，２１−２，・・・
・・・２ｌ−ｎ）の出力を入力として、論理条件が満足
される各メモリ４内のデータケ検出する回路である。
重要な特徴は、組合せ論理条件ａｎとして論理＋１”、
論理″０”、ＤＯＮＴ ＣＡＲｇ″×”、頴”から１１
”への論理遷移”↑”及び”１″から”０”への論理遷
移”↓”のいずれかを指定するための論理条件設定スイ
ッチ加と、複数の観測信号の中から指定された論理条件
ａｎを満足する位置ケ検出する条件検出回路２１ヲ有す
ることにある。論理条件設定スイッチ加は各チャンネル
毎に加−１，２０−２，・・・・・・加−ｎ（ｎはチャ
ンネル数）としてもうけられ、各チャンネルに対し上記
５つの論理条件のうちのひとつが与えられる。各設定ス
イッチ（ｚｏ−１，２０−２，・・・・・・ｚＯ−ｎ）
にはこれに対応して条件検出回路（２１−１゜２１−２
、・・・・・・２ｌ−ｎ）がもうけられ、各チャンネ
ルのメモリ４の内容が対応し°て与えられる。各条件検
出回路（２１−１，２１−２，・・・・・・２ｌ−ｎ）
にはまた、その各々に内蔵される後述のフリップフロッ
プを１クロツク毎にクリアするためのクロック整形回路
器の出力が与えられる。クロック整形回路％は、クロッ
ク発生器６からのクロック信号を、メモリ４の出力に対
して第５図に示すごとき時間関係をもつように整形出力
する。第５図において、時間区間Ｔは１クロツク毎のデ
ータ読出しの区切りで／Ａｓオーダを有し、ｔｌはクロ
ック整形回路器の出力パルス幅、ｔ２はデータの区切り
七回路乙の出力パルスの終了との時間幅で、ｔ、は上記
フリップフロップをクリアするのに必要な時間幅（１０
ｎｓ−１０ｎ５− ） Ｖ有し、ｔ２は上記フリップフ
ロップのクロックに対するデータセットアッズタイム以
上の時間幅（３ｎｓ−２０ｎｓ ）ｗ有する。ＡＮＤ回
路ｎは、各条件検出回路（２１−１，２１−２，・・・
・・・２ｌ−ｎ）の出力を入力として、論理条件が満足
される各メモリ４内のデータケ検出する回路である。
第６図は論理条件設定スイッチと条件検出回路の具体例
で、これらは前述したように各チャンネルに対応しても
うけられる複数の同一回路であるので、設定スイッチ２
０−１ と検出回路２１−１についてのみ図示すると共
に以下に詳述する。
で、これらは前述したように各チャンネルに対応しても
うけられる複数の同一回路であるので、設定スイッチ２
０−１ と検出回路２１−１についてのみ図示すると共
に以下に詳述する。
論理条件設定スイッチ加−１は、５個の論理条件６↓“
０″”×”１”↑”に対応する１対の接点（２０１゜２
０２）と各接点を選択する連動スイッチ（８１，８２＞
を有する。各接点６↓”０″″１”↑゛はスイッチ（ｓ
ｌ。
０″”×”１”↑”に対応する１対の接点（２０１゜２
０２）と各接点を選択する連動スイッチ（８１，８２＞
を有する。各接点６↓”０″″１”↑゛はスイッチ（ｓ
ｌ。
８２ ）のコンタクトでＯ″をとり、非接触では″１パ
をとる。条件検出回路２１−１は、メモリ４の出方と接
点”↓”０”とを入力とするＥｘＯＲ２１１と、接点”
↓”０″と接点”１″６↑”とを入力とするＮＡＮＤ
２１１と、ＥｘＯＲ２１１の出力をインバータ２１５ヲ
介してクロック端子ＣＫに入力し、負論理クリア入力端
子ＣＬＫはクロック整形回路２３の出方を受入れるポジ
ティブエツジトリガ方式のＤタイプフリップ７ｏｙプ（
Ｄ−ＦＦ ） ２１３ ト、一方の論理接点２０２及び
ＥｘＯＲ２１１及びＤ−Ｆ’Ｆ２１３のＱ出力とを入力
とし、接点″０”×”１”が指定された場合にＥｘＯＩ
Ｌ２１１の出力を通し、接点“↓”６↑”が指定された
場合にはＤ−ＦＦ２１３のＱ出力を通すゲート回路２１
４と、ゲート回路２１４の出力とＮＡＮＤ２１２の出力
とを入力とする負論理Ｎ０Ｒ２１６を有する。各検出回
路（２１−１，２］−２，・・−・・２１＝ｎ ）の負
論理Ｎ０Ｆｔ 出力はＡＮＤ回路ｎに与えられ、この出
力が第４図忙示すように選択スイッチ１３ヲ介してチャ
ンネルセレクタ１４に与えられるように構成されている
。
をとる。条件検出回路２１−１は、メモリ４の出方と接
点”↓”０”とを入力とするＥｘＯＲ２１１と、接点”
↓”０″と接点”１″６↑”とを入力とするＮＡＮＤ
２１１と、ＥｘＯＲ２１１の出力をインバータ２１５ヲ
介してクロック端子ＣＫに入力し、負論理クリア入力端
子ＣＬＫはクロック整形回路２３の出方を受入れるポジ
ティブエツジトリガ方式のＤタイプフリップ７ｏｙプ（
Ｄ−ＦＦ ） ２１３ ト、一方の論理接点２０２及び
ＥｘＯＲ２１１及びＤ−Ｆ’Ｆ２１３のＱ出力とを入力
とし、接点″０”×”１”が指定された場合にＥｘＯＩ
Ｌ２１１の出力を通し、接点“↓”６↑”が指定された
場合にはＤ−ＦＦ２１３のＱ出力を通すゲート回路２１
４と、ゲート回路２１４の出力とＮＡＮＤ２１２の出力
とを入力とする負論理Ｎ０Ｒ２１６を有する。各検出回
路（２１−１，２］−２，・・−・・２１＝ｎ ）の負
論理Ｎ０Ｆｔ 出力はＡＮＤ回路ｎに与えられ、この出
力が第４図忙示すように選択スイッチ１３ヲ介してチャ
ンネルセレクタ１４に与えられるように構成されている
。
上記構成で、論理条件設定スイッチ２０−１が接点″０
”又は６×”又は１”のいずれかに指定されている場合
には、ＥｘＯＲ２１１の出力がゲート回路２１４を介し
て与えられるので第１図で述べた動作と同様であり、メ
モリ４のデータ列のうちの条件を満足するデータの検索
が行なわれ、その結果がＡＮＤ回路ｎに与えられる。
”又は６×”又は１”のいずれかに指定されている場合
には、ＥｘＯＲ２１１の出力がゲート回路２１４を介し
て与えられるので第１図で述べた動作と同様であり、メ
モリ４のデータ列のうちの条件を満足するデータの検索
が行なわれ、その結果がＡＮＤ回路ｎに与えられる。
一方、論理条件設定スイッチ２０−１が接点５↓”又は
”↑”のいずれかに指定された場合には、ゲート回路２
１４はゲートを切換えてＤ−ＦＦ２１３のＱ出力を受入
れる。ここで、論理条件として１↓”じ１”から０”へ
の論理遷移）が指定されたとすれば、接点６↓”はレベ
ル゛０”をとるので、メモリ４のデータはＥｘＯＲ２１
１Ｙ同極性で通過しインバータ２１５で反転された後、
Ｄ−ＦＦ２１３のクロック端子ＣＫに与えられる。これ
によってＴ）−Ｆ’Ｆ’２１：ＬのＱ出力に論理反転を
与えるので、即ちメモリ４のデータが１１”から０”へ
論理遷移する。：５Ｄ−ＦＦはその安定状態を反転して
Ｑ出力を論理”１”から”０”レベルにする。
”↑”のいずれかに指定された場合には、ゲート回路２
１４はゲートを切換えてＤ−ＦＦ２１３のＱ出力を受入
れる。ここで、論理条件として１↓”じ１”から０”へ
の論理遷移）が指定されたとすれば、接点６↓”はレベ
ル゛０”をとるので、メモリ４のデータはＥｘＯＲ２１
１Ｙ同極性で通過しインバータ２１５で反転された後、
Ｄ−ＦＦ２１３のクロック端子ＣＫに与えられる。これ
によってＴ）−Ｆ’Ｆ’２１：ＬのＱ出力に論理反転を
与えるので、即ちメモリ４のデータが１１”から０”へ
論理遷移する。：５Ｄ−ＦＦはその安定状態を反転して
Ｑ出力を論理”１”から”０”レベルにする。
第７図は１）−ＦＦの動作タイムチャー１示すもので、
（ａｌはメモリ出力、（ｂ）はＤ−Ｆ’Ｆ”のクロック
端子ＣＫ（７）入力、（Ｃ）はＱ出力、（ｄ）はＱ出力
、（ｅｌはＤ−Ｆｆ”のクリア端子ＣＬに与えられるク
ロック整形回路器の出力、げ）は負論理ＮＯＲ，２１６
の出力である。第７図から明らかなよう、に、Ｑ出力は
メモリ出力の論理遷移に従って反転し、ゲート回路２１
４を介して負論理Ｎ０Ｉ（２１６に与えられる。負論理
Ｎ０Ｒ２１６はＮＡＮＤ２１２の出力！他方の入力とし
て第７図の（ｅ）に示すようにＱ出力の論理反転を行な
い、ＡＮＤ回路ｎに条件検出出力を与える。なお、Ｄ
−Ｆ Ｉ＝’のクリア端子ＣＬにはクロック整形回路器
の出力（９）が与えられているので、はぼ１クロック時
間経過後にクリアされてもとの状態（論理″′１”）に
もどる。即ちＤ−ＦＦ２１３は、指定した論理遷移がメ
モリ４から出力されると、その遷移が発生した時点から
ほぼ１クロック時間Ｑ出力を反転し、論理遷移を検出す
る。
（ａｌはメモリ出力、（ｂ）はＤ−Ｆ’Ｆ”のクロック
端子ＣＫ（７）入力、（Ｃ）はＱ出力、（ｄ）はＱ出力
、（ｅｌはＤ−Ｆｆ”のクリア端子ＣＬに与えられるク
ロック整形回路器の出力、げ）は負論理ＮＯＲ，２１６
の出力である。第７図から明らかなよう、に、Ｑ出力は
メモリ出力の論理遷移に従って反転し、ゲート回路２１
４を介して負論理Ｎ０Ｉ（２１６に与えられる。負論理
Ｎ０Ｒ２１６はＮＡＮＤ２１２の出力！他方の入力とし
て第７図の（ｅ）に示すようにＱ出力の論理反転を行な
い、ＡＮＤ回路ｎに条件検出出力を与える。なお、Ｄ
−Ｆ Ｉ＝’のクリア端子ＣＬにはクロック整形回路器
の出力（９）が与えられているので、はぼ１クロック時
間経過後にクリアされてもとの状態（論理″′１”）に
もどる。即ちＤ−ＦＦ２１３は、指定した論理遷移がメ
モリ４から出力されると、その遷移が発生した時点から
ほぼ１クロック時間Ｑ出力を反転し、論理遷移を検出す
る。
以上は論理条件が６↓”の場合を説明したが、”↑”に
ついても、メモリ出力がＥｘＯＲ２１１で極性反転され
ることを除けば全（同一で、メモリ出力の”０°゛から
”１”への論理遷移に従ってＤ−ＦＦ２１３のＱ出力が
反転する。
ついても、メモリ出力がＥｘＯＲ２１１で極性反転され
ることを除けば全（同一で、メモリ出力の”０°゛から
”１”への論理遷移に従ってＤ−ＦＦ２１３のＱ出力が
反転する。
以上論理条件設定スイッチ２０−１と条件検出出力２１
−１についてのみ説明したが、その他の設定スイッチ（
２０−２，・・・・・・２Ｏ−ｎ）７び検出回路（２１
−２゜・・・・・・２１−ｎ ）についても同様であり
、従って各チャンネルに対応する夫々の設定スイッチ（
２０−１，２０−２゜・・・・・・加−ｎ）の各々に組
合せ論理条件を与えれば、この論理条件の組合せに対応
する各チャンネル共通の位置が検出される。
−１についてのみ説明したが、その他の設定スイッチ（
２０−２，・・・・・・２Ｏ−ｎ）７び検出回路（２１
−２゜・・・・・・２１−ｎ ）についても同様であり
、従って各チャンネルに対応する夫々の設定スイッチ（
２０−１，２０−２゜・・・・・・加−ｎ）の各々に組
合せ論理条件を与えれば、この論理条件の組合せに対応
する各チャンネル共通の位置が検出される。
例えば第８図に示されるように、ＣＲＴ管面に被観測信
号が８チャンネル表示されているとする。
号が８チャンネル表示されているとする。
なお、第８番目のチャンネルが図示されていないが、第
４図の選択スイッチ１３ヲ接点すに投入しているためで
ある。この表示例において、チャンネル（１）〜（８）
に論理条件ａｎとしてａｎ−”１−”０”、×”。
４図の選択スイッチ１３ヲ接点すに投入しているためで
ある。この表示例において、チャンネル（１）〜（８）
に論理条件ａｎとしてａｎ−”１−”０”、×”。
”↑”、↓ＩＩ 、” ｘ”、′Ｏ”、×”を与えたと
すわば、この論理条件の組合せ？満足する各チャンネル
共通の位置が第８番目のチャンネル表示に代えて６組合
せ結果”として１ピット表示される。この場合、”組合
せ結果”の表示ピットに位置対応する各チャンネルのビ
ット列が、上記論理条件ａｎを満足する被サーチビット
列である。なお、第８図の６データの区切り”は説明の
便宜上であって管面表示されるものではなく、表示デー
タのクロック毎の区分を表わしている。
すわば、この論理条件の組合せ？満足する各チャンネル
共通の位置が第８番目のチャンネル表示に代えて６組合
せ結果”として１ピット表示される。この場合、”組合
せ結果”の表示ピットに位置対応する各チャンネルのビ
ット列が、上記論理条件ａｎを満足する被サーチビット
列である。なお、第８図の６データの区切り”は説明の
便宜上であって管面表示されるものではなく、表示デー
タのクロック毎の区分を表わしている。
第９−は本発明の別の実施例で、先の実施例と同一の機
能Ｙマイクロコンピュータシステムにより実現するもの
である。なお、第４図と同符号のものは同一物を示す。
能Ｙマイクロコンピュータシステムにより実現するもの
である。なお、第４図と同符号のものは同一物を示す。
図において、側は制御部で、マイクロプロセツサ３０１
、装置の動作に必要なプログラムの書込まれたＲＯＭ３
０２、メモリ４のデータ及びサーチ結果等が書込まれる
ＲＡＭ３０３及びデコーダ等のマイクロコンピュータシ
ステムを構成するに必要なモノを含んでいるｂ３１は論
理条件ａｎヲ入力するキーボード、３２はキーボード３
１をＣＰＵバス４０に結合するキーボードインターフェ
イス、３３は各メモリ４とＣＰＵバス４０に結合するＩ
１０ボート、３４はＣＲＴ制御部、３５は（、ＲＴモニ
タ、あはクロック発生器６に書込み一読出し切換信号を
与えるＩ１０ポートである。ＣＰＵバス４０は、各セク
ションとデータの授受を行なうに必要なデータバス、ア
ドレスバス、リード制御線、ライト制御線、チップセレ
クト線等を含む。
、装置の動作に必要なプログラムの書込まれたＲＯＭ３
０２、メモリ４のデータ及びサーチ結果等が書込まれる
ＲＡＭ３０３及びデコーダ等のマイクロコンピュータシ
ステムを構成するに必要なモノを含んでいるｂ３１は論
理条件ａｎヲ入力するキーボード、３２はキーボード３
１をＣＰＵバス４０に結合するキーボードインターフェ
イス、３３は各メモリ４とＣＰＵバス４０に結合するＩ
１０ボート、３４はＣＲＴ制御部、３５は（、ＲＴモニ
タ、あはクロック発生器６に書込み一読出し切換信号を
与えるＩ１０ポートである。ＣＰＵバス４０は、各セク
ションとデータの授受を行なうに必要なデータバス、ア
ドレスバス、リード制御線、ライト制御線、チップセレ
クト線等を含む。
上記構成で、入力端子ｌに複数の被観測信号を入力する
と、各入力信号はコンパレータ２を介して先の実施例と
同様に各メモリ４に記憶される。
と、各入力信号はコンパレータ２を介して先の実施例と
同様に各メモリ４に記憶される。
各チャンネルのメモリ４にデータが書込まれれば、Ｉ１
０ボート３６から読出しモードへの切換信号が出され、
別のＩ１０ポート３３ヲ介して各メモリ４の内容がＲＡ
Ｍ３０３に転送される。
０ボート３６から読出しモードへの切換信号が出され、
別のＩ１０ポート３３ヲ介して各メモリ４の内容がＲＡ
Ｍ３０３に転送される。
ＲＡＭ３０３は、メモリ４のデータの外箱１０図に示す
ように、サーチ結果を格納するメモリＭ、、組合せ論理
条件ａ。の実効バイト列Ａｎ？格納するＡレジスタ、比
較結果を格納するＢレジスタ及びＣレジスタ、その他の
ワークエリア、スタックエリアを有する。メモリＭ、は
、第１１図に示すように、各クロック毎に位置対応する
各チャンネルのピットからなる被サーチピット列ｂ１ｊ
（ｌ−１〜ｎでｎはチャンネル数、ｊ＝１〜ｌでｌはメ
モリ長）が組合せ論理条件ａ。の満足の有無をＩＩＩ
１１０１１で記憶する。
ように、サーチ結果を格納するメモリＭ、、組合せ論理
条件ａ。の実効バイト列Ａｎ？格納するＡレジスタ、比
較結果を格納するＢレジスタ及びＣレジスタ、その他の
ワークエリア、スタックエリアを有する。メモリＭ、は
、第１１図に示すように、各クロック毎に位置対応する
各チャンネルのピットからなる被サーチピット列ｂ１ｊ
（ｌ−１〜ｎでｎはチャンネル数、ｊ＝１〜ｌでｌはメ
モリ長）が組合せ論理条件ａ。の満足の有無をＩＩＩ
１１０１１で記憶する。
Ａレジスタには、各チャンネルに指定された組合せ論理
条件ａｎが各条件について予め定義されたバイト列Ａｎ
として記憶される。
条件ａｎが各条件について予め定義されたバイト列Ａｎ
として記憶される。
一方、組合せ論理条件ａｎがキーボード３１ヲ介して各
チャンネルに対して入力されると、ａｎＹ構成する各条
件は予め定められたバイト列Ａｎにコード化されてＡレ
ジスタに格納される。次に制御部３０は、ＲＡＭ３０３
内から被す−チピット列り１ヲ順次引き出し、これと組
合せ論理条件との比較を行なう。比較結果が不一致であ
ればメモリＭｌに０”を立て、一致した場合にはその被
サーチピット列の位置に１”を−立てる。このサーチ結
果は、ＣＲ，Ｔ制御部３４ヲ介してＣＲＴモニタあに各
チャンネルの内容と共に位置対応させて表示される。
チャンネルに対して入力されると、ａｎＹ構成する各条
件は予め定められたバイト列Ａｎにコード化されてＡレ
ジスタに格納される。次に制御部３０は、ＲＡＭ３０３
内から被す−チピット列り１ヲ順次引き出し、これと組
合せ論理条件との比較を行なう。比較結果が不一致であ
ればメモリＭｌに０”を立て、一致した場合にはその被
サーチピット列の位置に１”を−立てる。このサーチ結
果は、ＣＲ，Ｔ制御部３４ヲ介してＣＲＴモニタあに各
チャンネルの内容と共に位置対応させて表示される。
被サーチピット列ｂｌｊと組合せ論理条件ａｎとの比較
は、次のように行なわれる。
は、次のように行なわれる。
第１１図に示すような５チヤンネルを例にとり、チャン
ネル（１）〜（５）に夫々″１”０”６×”１↑”↓”
ケ論理条件として与え、組合せ論理条件ａｎｙａ’ａｎ
＝１０×↑↓とする。
ネル（１）〜（５）に夫々″１”０”６×”１↑”↓”
ケ論理条件として与え、組合せ論理条件ａｎｙａ’ａｎ
＝１０×↑↓とする。
先ず、上記ａｎヲ満足する被サーチピット列ｂｉｊをマ
クロ的に検索する。そのために、ａｎ内の↑↓を夫々１
．０に置換した組合せ条件ｄｎヲつくる。
クロ的に検索する。そのために、ａｎ内の↑↓を夫々１
．０に置換した組合せ条件ｄｎヲつくる。
ｄｎ−１０×１０
次に、ＤＯＮＴ ＣＡＲＥを無視するために６×”のみ
を０にしたａｎｘ ’ａ’つくる。
を０にしたａｎｘ ’ａ’つくる。
ａｎ＝１１０１１
ここで、ＲＡＭ３０３に移されたメモリ４の被サーチピ
ット列す、ｊＹ第１１図のｊにあるものとすると、ｂ、
は次のようになる。
ット列す、ｊＹ第１１図のｊにあるものとすると、ｂ、
は次のようになる。
ｂ、ｊ＝１００１０
ＤＯＮＴ ＣＡＦｔＥはそのチャンネルの状態？考慮し
なくともよいので、これを無視できるように＜、ｄｎと
す、ｊ’ａ’ ａ、、”でマスクする。この結果’ａ”
’ｐ ＋ ”ｉｊとすれば次のようになる。
なくともよいので、これを無視できるように＜、ｄｎと
す、ｊ’ａ’ ａ、、”でマスクする。この結果’ａ”
’ｐ ＋ ”ｉｊとすれば次のようになる。
ｄ′ｎ＝ｄｏＡＮＤａｒｌｘ−１００１０自＝ｂ、ｊＡ
ＮＤａｒｌｘ−１ｏｏ１゜次に、ｄ′ｎとｂ′ｉｊとを
比較する。
ＮＤａｒｌｘ−１ｏｏ１゜次に、ｄ′ｎとｂ′ｉｊとを
比較する。
ｄｎＥＸＯＲｂ′１ｊ−０００００
この結果、全ビットが０”であれば、被サーチピットｂ
ｉｊは組合せ論理条件ａｎケ満足することになる。条件
ａｒ’ｔ’満足する場合にはＴ３レジスタに１を、満足
しない場合にはＯ’＆セーブする。これにより、Ｂレジ
スタに各被サーチピッｌ−ｂｉｊが条件ａｎヲ満足する
か否かが格納される。
ｉｊは組合せ論理条件ａｎケ満足することになる。条件
ａｒ’ｔ’満足する場合にはＴ３レジスタに１を、満足
しない場合にはＯ’＆セーブする。これにより、Ｂレジ
スタに各被サーチピッｌ−ｂｉｊが条件ａｎヲ満足する
か否かが格納される。
しかし、これだけでは↑↓の遷移点をビット表示するこ
とはできないので、このための検索が行なわれる。先ず
、組合せ論理条件ａｎのうちの↑↓のみン１にした条件
ｆｎ’ｔつくる。
とはできないので、このための検索が行なわれる。先ず
、組合せ論理条件ａｎのうちの↑↓のみン１にした条件
ｆｎ’ｔつくる。
ｆｎ＝０００１１
↑↓の遷移点を見出すために、ｂＩｊよりひとつ前の被
サーチピット列ｂｉ（ｊ−１）をみる。
サーチピット列ｂｉ（ｊ−１）をみる。
ｂｌｊ＝１００１０
ｂＢ３１） ＝ １０００１
ひとつ前の被サーチピット列との間に相違があれば、そ
のチャンネルは遷移していることになる。
のチャンネルは遷移していることになる。
１↑°゛６↓”の条件のところだけ遷移の検索をするた
め、ｆｎです、とｂｉ（’ｊ−１）をマスクする。その
結果を夫々自＋ ｂ′Ｉ（ｊ−１）とすれば次のように
なる。
め、ｆｎです、とｂｉ（’ｊ−１）をマスクする。その
結果を夫々自＋ ｂ′Ｉ（ｊ−１）とすれば次のように
なる。
ｂ／、ｊ＝ｂ、ｊＡＮＤ ｆｎ＝０００１０ｂ’Ｂ５−
１） ＝ ｂＢ４１） ＡＮＤ ｆｎ＝ ００００１次
に両者を比較する。この結果なｇｎとすれば次のように
なる。
１） ＝ ｂＢ４１） ＡＮＤ ｆｎ＝ ００００１次
に両者を比較する。この結果なｇｎとすれば次のように
なる。
ｇｎ＝ ｂ’１ｊＥｘＯＲｂｌ（ｊ−１） ＝ ０００
１１これにより、ひとつ前の被サーチピット列との間で
遷移のある場合、そのチャンネルに対応するビットが”
°１”となり、従って上記例ではチャンネル（４）とチ
ャンネル（５）に条件指定された通りの遷移のあること
がわかる。次に、条件設定された遷移ビットの条件を全
て満足するかン検査ｊろ１こめに、ｆｎとｇｎとのＥｘ
ＯＲをとる。その結果は条件を全て満足する場合全ビッ
ト”０”となる。全ピットが”０°゛で、このように遷
移があった場合にはＣレジスタに１”を入れ、遷移がな
かった場合、即ちｇｎが全て６０″であった場合には０
を入れる。
１１これにより、ひとつ前の被サーチピット列との間で
遷移のある場合、そのチャンネルに対応するビットが”
°１”となり、従って上記例ではチャンネル（４）とチ
ャンネル（５）に条件指定された通りの遷移のあること
がわかる。次に、条件設定された遷移ビットの条件を全
て満足するかン検査ｊろ１こめに、ｆｎとｇｎとのＥｘ
ＯＲをとる。その結果は条件を全て満足する場合全ビッ
ト”０”となる。全ピットが”０°゛で、このように遷
移があった場合にはＣレジスタに１”を入れ、遷移がな
かった場合、即ちｇｎが全て６０″であった場合には０
を入れる。
そして最終的に、レジスタＢの内容とレジスタＣの内容
とのＡＮＤをとり、ＡＮＤ出力がＯであればメモリＭ、
の当該被サーチピット列ｂ１ｊに対応する位置に１を入
れる。
とのＡＮＤをとり、ＡＮＤ出力がＯであればメモリＭ、
の当該被サーチピット列ｂ１ｊに対応する位置に１を入
れる。
以上のプロセスを全被サーチピット列す、に対して行な
い、その結果をメモＩＪ ＭＩ ＩＬ格納して、被サー
チピット列に時開的な対応をもたせて表示すれば、第１
１図の“組合せ結果”として示されるように、各チャン
ネルの内容に対応させて組合せ論理条件ａｎを満足する
位置をビット表示することができる。
い、その結果をメモＩＪ ＭＩ ＩＬ格納して、被サー
チピット列に時開的な対応をもたせて表示すれば、第１
１図の“組合せ結果”として示されるように、各チャン
ネルの内容に対応させて組合せ論理条件ａｎを満足する
位置をビット表示することができる。
以上説明した実施例においては組合せ結果をハイレベル
で表示したが、その他ローレベル、輝度変調、特殊なマ
ーク等、種々の表示が可能である。
で表示したが、その他ローレベル、輝度変調、特殊なマ
ーク等、種々の表示が可能である。
また、タイミング表示を例に説明したが、バイナリ或い
はヘキサデシマル等のステート表示も可能である。
はヘキサデシマル等のステート表示も可能である。
以上説明したように本発明によれば、従来の論理ＩＩＩ
ＩＩ、論理和”及びＤＯＮＴ ＣＡＲＥ″×”に加えて
１”から００”への論理遷移及びこの逆の遷移な論理条
件として設定することのできる信号観測装置を提供する
ことができ、増々多様化するディジタル技術の開発及び
保守等に有効な手段を与えることができる。
ＩＩ、論理和”及びＤＯＮＴ ＣＡＲＥ″×”に加えて
１”から００”への論理遷移及びこの逆の遷移な論理条
件として設定することのできる信号観測装置を提供する
ことができ、増々多様化するディジタル技術の開発及び
保守等に有効な手段を与えることができる。
第１図は信号観測装置の従来例、第２図は第１図におけ
る設定スイッチ及びゲート回路の具体例、第３図Ａ及び
第３図Ｂは被観測信号の表示例及びその組合せ結果の一
例を示す図、第４図は本発明による信号観測装置の一実
施例、第５図は第４図のメモリとクロック整形回路との
関係を示すタイムチャート、第６図は第４図の論理条件
設定スイッチ及び条件検出回路の具体例、第７図は第６
図のフリップフロップの動作タイムチャート、第８図は
第４図の装置による被観測信号の表示例、第９図は本発
明による信号観測装置の別の実施例、第１０図は績９図
のＲＡＭの説明図、第１１図は第９図の装置により組合
せ結果を得るための説明図である。 １・・・・・・入力端子、 ２・・・・＾コンパレ
ータ、ｆパ・・・・・・メモリ、 １４・・・・・・チャンネルセレクタ、１９・・・・・
・Ｃ）’ｔＴ。 加・・・・・・論理条件設定スイッチ、２Ｉ・・・・・
・条件検出回路、ｎ・・・・・・ＡＮＤ回路、％・・・
・・・クロック整形回路、 ３０・・・・・・制御部、 ３１・・・・・・キー
ボード特許出願人 岩崎通信機株式会社 特許出願代理人 弁理士 山 本 恵 − ￥−２０ ／ｆ 尾３図Ａ チイ・ノ木し 手続補正書（自発） 昭和５７年９月２７日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５６年特 許 願 第１６４９３７号２、発明の名
称 信号観測装置 ３、補正をする者 事件との関係 特許出願人 名称 岩崎通信機株式会社 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第加頁第８行のｌ’−ＡＮＤ出力が０で」を１”
ＡＮＤ出力が１で」と補正する。
る設定スイッチ及びゲート回路の具体例、第３図Ａ及び
第３図Ｂは被観測信号の表示例及びその組合せ結果の一
例を示す図、第４図は本発明による信号観測装置の一実
施例、第５図は第４図のメモリとクロック整形回路との
関係を示すタイムチャート、第６図は第４図の論理条件
設定スイッチ及び条件検出回路の具体例、第７図は第６
図のフリップフロップの動作タイムチャート、第８図は
第４図の装置による被観測信号の表示例、第９図は本発
明による信号観測装置の別の実施例、第１０図は績９図
のＲＡＭの説明図、第１１図は第９図の装置により組合
せ結果を得るための説明図である。 １・・・・・・入力端子、 ２・・・・＾コンパレ
ータ、ｆパ・・・・・・メモリ、 １４・・・・・・チャンネルセレクタ、１９・・・・・
・Ｃ）’ｔＴ。 加・・・・・・論理条件設定スイッチ、２Ｉ・・・・・
・条件検出回路、ｎ・・・・・・ＡＮＤ回路、％・・・
・・・クロック整形回路、 ３０・・・・・・制御部、 ３１・・・・・・キー
ボード特許出願人 岩崎通信機株式会社 特許出願代理人 弁理士 山 本 恵 − ￥−２０ ／ｆ 尾３図Ａ チイ・ノ木し 手続補正書（自発） 昭和５７年９月２７日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５６年特 許 願 第１６４９３７号２、発明の名
称 信号観測装置 ３、補正をする者 事件との関係 特許出願人 名称 岩崎通信機株式会社 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第加頁第８行のｌ’−ＡＮＤ出力が０で」を１”
ＡＮＤ出力が１で」と補正する。
Claims (1)
- 各チャンネル毎にもうけられるコンパレータ及びメモリ
を有し、各チャンネル毎に与えられる複数の被観測信号
を各コンパレータを介して２値の論理信号に変換し、書
込みクロックでサンプリングした後対応する各メモリに
同時に配憶し、所定周期の読出しクロックに従って各メ
モリの内容を並列に書込みクロックのサンプリングに対
応して読出し、もって前記各チャンネルの内容を同一管
面に視覚表示する信号観測装置において、論理″′１°
゛、論理゛０”、論理状態に感知しないｒ）ＯＮＴＣＡ
Ｒｗ″Ｘ”、′０”から１”への論理遷移および′１
゛から”０”への論理遷移の夫々を論理条件として、こ
れらの論理条件のいずれかを前記各チャンネルに指定す
る論理条件設定手段と、前記各メモリの同一のサンプリ
ングクロックのメモリ位置におけるビラトラ被サーチピ
ット列として、指定した前記論理条件と比較し被サーチ
ピット列が論理条件を満足する場合に一致出方を与える
比較検出手段とを有し、該比較検出手段の出方に従って
被観測信号における前記指定した論理条件を満足する位
置を各チャンネルの内容と対応させて視覚表示すること
を特徴とする信号観測装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164937A JPS5866865A (ja) | 1981-10-17 | 1981-10-17 | 信号観測装置 |
| US06/430,678 US4525667A (en) | 1981-10-17 | 1982-09-30 | System for observing a plurality of digital signals |
| DE19823237221 DE3237221A1 (de) | 1981-10-17 | 1982-10-07 | Logikanalysator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164937A JPS5866865A (ja) | 1981-10-17 | 1981-10-17 | 信号観測装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5866865A true JPS5866865A (ja) | 1983-04-21 |
| JPS6128946B2 JPS6128946B2 (ja) | 1986-07-03 |
Family
ID=15802669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56164937A Granted JPS5866865A (ja) | 1981-10-17 | 1981-10-17 | 信号観測装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4525667A (ja) |
| JP (1) | JPS5866865A (ja) |
| DE (1) | DE3237221A1 (ja) |
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| JPS60252280A (ja) * | 1984-05-28 | 1985-12-12 | Advantest Corp | ロジツクアナライザ |
| JPS63159768A (ja) * | 1986-12-24 | 1988-07-02 | Fuji Electric Co Ltd | 論理信号解析装置のタイミング測定装置 |
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| JPS6185226A (ja) * | 1984-10-02 | 1986-04-30 | Diesel Kiki Co Ltd | 車輛用自動変速装置 |
| JPS6194136A (ja) * | 1984-10-15 | 1986-05-13 | Anritsu Corp | デイジタル信号処理装置 |
| US4673931A (en) * | 1985-03-18 | 1987-06-16 | Tektronix, Inc. | Waveform data display |
| EP0245915A3 (en) * | 1986-05-02 | 1989-11-29 | Tektronix, Inc. | Logic signal state and timing display |
| US4777616A (en) * | 1986-05-12 | 1988-10-11 | Outlook Technology, Inc. | Increased resolution logic analyzer using asynchronous sampling |
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| JP5534903B2 (ja) | 2010-03-30 | 2014-07-02 | 大阪瓦斯株式会社 | コーヒー粕の処理方法 |
-
1981
- 1981-10-17 JP JP56164937A patent/JPS5866865A/ja active Granted
-
1982
- 1982-09-30 US US06/430,678 patent/US4525667A/en not_active Expired - Fee Related
- 1982-10-07 DE DE19823237221 patent/DE3237221A1/de active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342869A (en) * | 1976-09-30 | 1978-04-18 | Iwatsu Electric Co Ltd | Signal observing apparatus |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60127467A (ja) * | 1983-05-30 | 1985-07-08 | テクトロニツクス・インコーポレイテツド | 多チヤンネル信号測定装置 |
| JPS60252280A (ja) * | 1984-05-28 | 1985-12-12 | Advantest Corp | ロジツクアナライザ |
| JPS63159768A (ja) * | 1986-12-24 | 1988-07-02 | Fuji Electric Co Ltd | 論理信号解析装置のタイミング測定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3237221C2 (ja) | 1990-02-22 |
| DE3237221A1 (de) | 1983-05-05 |
| US4525667A (en) | 1985-06-25 |
| JPS6128946B2 (ja) | 1986-07-03 |
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