JPS586478A - パタ−ン発生器 - Google Patents
パタ−ン発生器Info
- Publication number
- JPS586478A JPS586478A JP56104011A JP10401181A JPS586478A JP S586478 A JPS586478 A JP S586478A JP 56104011 A JP56104011 A JP 56104011A JP 10401181 A JP10401181 A JP 10401181A JP S586478 A JPS586478 A JP S586478A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- memory
- data
- bit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理回路を試験するための試験ノ譬ターンデー
タを発生する装置に関する。
タを発生する装置に関する。
一般的ＫＬｓｘやプリント板ユニットの試験器には３種
類の論理パターンを必要とする。ｔ＄１の・量ター／は
被試験体に入力する論理／ぐターンと前記入力した結果
によりて得られた出力とを比較する期待値ノ９ターンよ
り成るデータノ臂ターンである・第２のＩリーンは比較
の禁止を指定するマスクツやターン、第３の／臂ターン
は被試験体の双方向性端子に接続される入力・臂ターン
ドライバのオン／オフを行なうｔｌｏ パターンである
。
類の論理パターンを必要とする。ｔ＄１の・量ター／は
被試験体に入力する論理／ぐターンと前記入力した結果
によりて得られた出力とを比較する期待値ノ９ターンよ
り成るデータノ臂ターンである・第２のＩリーンは比較
の禁止を指定するマスクツやターン、第３の／臂ターン
は被試験体の双方向性端子に接続される入力・臂ターン
ドライバのオン／オフを行なうｔｌｏ パターンである
。
上記３種類のツヤターン発生について、たとえば被試験
体の端子が双方向性、すなわち入力、出力いずれに屯な
９得る場合、ｉ１０パターンとデータノ譬ターンが同時
に変化したとき被試験体の端子が出力状１１に、さらに
試験機のドライバもオン、すなわち出力状態になり、双
方共に悪影響をおよぼし、出力回路素子の破壊等をＣま
ねくことがある・前記双方共に出力となる状態は被試験
体の応答時間によるものであシ、これは試験ノ臂ターン
データを分割して、２サイクルで動作させ、最初のサイ
クルでデータ／母ターンを変化させ被試験体の出力端子
をオフ、すなわち入力端子にし次のサイクルでｉ／１）
ノ４ターンを変化させ試験機のドライバをオン、すなわ
ち出力端子に切換えることによって防ぐことかできる。
体の端子が双方向性、すなわち入力、出力いずれに屯な
９得る場合、ｉ１０パターンとデータノ譬ターンが同時
に変化したとき被試験体の端子が出力状１１に、さらに
試験機のドライバもオン、すなわち出力状態になり、双
方共に悪影響をおよぼし、出力回路素子の破壊等をＣま
ねくことがある・前記双方共に出力となる状態は被試験
体の応答時間によるものであシ、これは試験ノ臂ターン
データを分割して、２サイクルで動作させ、最初のサイ
クルでデータ／母ターンを変化させ被試験体の出力端子
をオフ、すなわち入力端子にし次のサイクルでｉ／１）
ノ４ターンを変化させ試験機のドライバをオン、すなわ
ち出力端子に切換えることによって防ぐことかできる。
マスクパターンについては、１回のマスクツ譬ターンの
設定に対し、この条件のもとてデータノ譬ターンを複数
回変化させ、被試験体の論理機能を試験するということ
が一般的である。このように試験条件によっては３１１
１類のノリーンを同時に変化させる必要はない。しかし
ながら試験時間の短縮のためには、試験条件が許すかぎ
り、複数の・母ターンを同時に変化させることが望まし
い。
設定に対し、この条件のもとてデータノ譬ターンを複数
回変化させ、被試験体の論理機能を試験するということ
が一般的である。このように試験条件によっては３１１
１類のノリーンを同時に変化させる必要はない。しかし
ながら試験時間の短縮のためには、試験条件が許すかぎ
り、複数の・母ターンを同時に変化させることが望まし
い。
実際のテストではこれらの７９ターンが連続しているた
め、１サイクル毎に変化させるべきツクターンを切換え
る必要がある。
め、１サイクル毎に変化させるべきツクターンを切換え
る必要がある。
通常このようなノンターン発生は、上記３種類の／４’
ターンをそれぞれ別個のメモリに格納し、これを独立に
読み出すことによって行なわれる。しかしながらこの方
法では、いずれかのメモリがオーバフローすることによ
って、格納できるノ譬ターン数の制限を受け、メモリの
利用効率が悪いという欠点がある。
ターンをそれぞれ別個のメモリに格納し、これを独立に
読み出すことによって行なわれる。しかしながらこの方
法では、いずれかのメモリがオーバフローすることによ
って、格納できるノ譬ターン数の制限を受け、メモリの
利用効率が悪いという欠点がある。
本発明の目的とするところは、前記問題点を解決した高
速でかつメモリの利用効率の良いパターン発生器を提供
することにある。
速でかつメモリの利用効率の良いパターン発生器を提供
することにある。
本発明の特徴は、論理回路を試験する試験器の試験ノ４
ターンデータを発生する装置において、３種類の試験ノ
４ターンデータを同一メモリ内に格納する手段と、前記
手段に格納されたデータの２種類の試験ｉ４ターンデー
タを１サイクル内で読み取シ出力する手段と前記格納手
段に格納されたデータを１サイクルで１種類読み取シ出
力する手段と前記２つの読み取シ出力する手段を切換え
る手段から成シ、必要に応じて実時間で試験／ｌターン
データの読み取）出力する手段を切換えることにある・ 以下本発明の実施例を用いて詳細な説明を行なう。
ターンデータを発生する装置において、３種類の試験ノ
４ターンデータを同一メモリ内に格納する手段と、前記
手段に格納されたデータの２種類の試験ｉ４ターンデー
タを１サイクル内で読み取シ出力する手段と前記格納手
段に格納されたデータを１サイクルで１種類読み取シ出
力する手段と前記２つの読み取シ出力する手段を切換え
る手段から成シ、必要に応じて実時間で試験／ｌターン
データの読み取）出力する手段を切換えることにある・ 以下本発明の実施例を用いて詳細な説明を行なう。
第１図は本発明の実施例を示す。
マイクロコントロール回路１のクロック出力端子２、コ
ントロール出力端子３はアドレスコントロール回路４の
クロック入力端子５、コントロール功端子６にそれぞれ
入る。アドレスコントロール回路４のアドレス出力端子
７紘ノ母ターンメモリ８、コントロールメモリ９のそれ
ぞれのアドレスｍ子１０．１１に入る。コントロールメ
モリのデータ出力端子１２はマイクロコントロール回路
１のデータ入力端子１３に接続されている。／＃ターン
メモリ８のデータ出力１１ｊ：Ｌ’シスタＲ１，ＲＭ。
ントロール出力端子３はアドレスコントロール回路４の
クロック入力端子５、コントロール功端子６にそれぞれ
入る。アドレスコントロール回路４のアドレス出力端子
７紘ノ母ターンメモリ８、コントロールメモリ９のそれ
ぞれのアドレスｍ子１０．１１に入る。コントロールメ
モリのデータ出力端子１２はマイクロコントロール回路
１のデータ入力端子１３に接続されている。／＃ターン
メモリ８のデータ出力１１ｊ：Ｌ’シスタＲ１，ＲＭ。
ＲＤのそれぞれのデータ入力端子１５，１６゜１７に接
続される。レジスタＲ１，ＲＭ、ＲＤの出力はレジスタ
Ｒ１’、ＲＭ、ＲＤ’を介してｉ／＠ ／＃ターンデー
タ、マスクツヤターンデータ、データノナターンデータ
として出力される。またレジスタＲ１゜ＲＭ 、ＲＤに
はマイクロコントロール回路、１のクロック出力、ｅＬ
Ｋｔ 、 ＣＬＫＭ 、 ＣＬＫＤが接続されている。
続される。レジスタＲ１，ＲＭ、ＲＤの出力はレジスタ
Ｒ１’、ＲＭ、ＲＤ’を介してｉ／＠ ／＃ターンデー
タ、マスクツヤターンデータ、データノナターンデータ
として出力される。またレジスタＲ１゜ＲＭ 、ＲＤに
はマイクロコントロール回路、１のクロック出力、ｅＬ
Ｋｔ 、 ＣＬＫＭ 、 ＣＬＫＤが接続されている。
マイクロコントロール回路１のクロック出力ＣＬＯＣＫ
１はレジネタＲｔ′、ＲＶｔＲＤ′＜接続されている
。マイクロコントロール１ｊ２１ 路１ ハ：Ｉントロ
ールメモリ９から読み出されたデータを解析し、メモリ
のアドレッシングの制御信号およびノ臂ターンデータを
各レジスタにセ、卜するクロック信号を発生する。
１はレジネタＲｔ′、ＲＶｔＲＤ′＜接続されている
。マイクロコントロール１ｊ２１ 路１ ハ：Ｉントロ
ールメモリ９から読み出されたデータを解析し、メモリ
のアドレッシングの制御信号およびノ臂ターンデータを
各レジスタにセ、卜するクロック信号を発生する。
アドレスコントロール回路４はマイクロコントロール回
路１よシ送られてくる制御信号とクロックＡＤＣＬに従
りてメモリアドレスを決定する。レジスタＲ１，ＲＭ、
ＲＤはそれぞれ、ｉ１０ノ母ターン。
路１よシ送られてくる制御信号とクロックＡＤＣＬに従
りてメモリアドレスを決定する。レジスタＲ１，ＲＭ、
ＲＤはそれぞれ、ｉ１０ノ母ターン。
マスクハターン、データパターンをコントロール回路１
から発生するクロ、りＣＬＫｌ 、ＣＬＫＭ。
から発生するクロ、りＣＬＫｌ 、ＣＬＫＭ。
ＣＬＫＤ４Ｃよりて取シ込む、レジスタＲｉ’、 ＲＭ
’、 ＲＤ’はノリ―ンデータを同−夕１ミングで出力
するための整時用レジスタであシ、クロ、りＣＬＯＣＫ
、 １にようてレジスタＲ１，ＲＭ、ＲＤに格納されて
いるデータを取り込み同時に出力する。
’、 ＲＤ’はノリ―ンデータを同−夕１ミングで出力
するための整時用レジスタであシ、クロ、りＣＬＯＣＫ
、 １にようてレジスタＲ１，ＲＭ、ＲＤに格納されて
いるデータを取り込み同時に出力する。
ノンターン発生はパターンメモリ８の中に格納され九ノ
量ターンデータを遂次読出すことによって行なわれる。
量ターンデータを遂次読出すことによって行なわれる。
２種類のパターンを同時に変化させる場合には、１周期
の間に２回メモリをアクセスすることによって行なわれ
、前記動作はコントロールメモリ９に格納されているデ
ータによって指定される。
の間に２回メモリをアクセスすることによって行なわれ
、前記動作はコントロールメモリ９に格納されているデ
ータによって指定される。
第２図はパターンメモリ８．コントロールメモリ９のメ
モリ構成を示す。コントロールメモリ９にはパターンの
識別および・ぐターンの同時変化、単独変化の制御のた
めにそれぞれ１ビツトが定義される。ビットｌが＠″１
”の場合はノぐターンメモリ９の内容ｆｉ ｉ１０パタ
ーンを、ビットＭが“１”の場合はパターンメモリの内
容はマスクツ譬ターンを、ビット％、Ｍ共に“０”の場
合はデータフ９ターンであることを示す。また、ビット
Ｃがｍ１″の場合はそのパターンに続く次の７９ターン
も同一クロック内で読出されることを示すＯ 第３図社、第２図に示したノリーンメモリ８、コントロ
ールメモリ９の内容を読み取った場合のり１ミングチヤ
ートを示す、第２図においてノ母ターンＰｉ 、Ｐ３．
Ｐ５はビ、トＭ、ピットｔが共にＭＯ”であるからデー
タパターンである。ノ４ター／メモリ８から読出された
内容はレジスタＲＤにセットされさらにレジスタＲがを
経て出力される。
モリ構成を示す。コントロールメモリ９にはパターンの
識別および・ぐターンの同時変化、単独変化の制御のた
めにそれぞれ１ビツトが定義される。ビットｌが＠″１
”の場合はノぐターンメモリ９の内容ｆｉ ｉ１０パタ
ーンを、ビットＭが“１”の場合はパターンメモリの内
容はマスクツ譬ターンを、ビット％、Ｍ共に“０”の場
合はデータフ９ターンであることを示す。また、ビット
Ｃがｍ１″の場合はそのパターンに続く次の７９ターン
も同一クロック内で読出されることを示すＯ 第３図社、第２図に示したノリーンメモリ８、コントロ
ールメモリ９の内容を読み取った場合のり１ミングチヤ
ートを示す、第２図においてノ母ターンＰｉ 、Ｐ３．
Ｐ５はビ、トＭ、ピットｔが共にＭＯ”であるからデー
タパターンである。ノ４ター／メモリ８から読出された
内容はレジスタＲＤにセットされさらにレジスタＲがを
経て出力される。
ノやターンＰ２はｉ１０ノやターン、／９ターンＰ４は
マスクノーターンであり、前記データパターンと同様に
それぞれレジスタＲ１，ＲＭにセットされさらにレジス
タｇｔ’、ｇＶを経て出力される。前記レジスタＲＤ、
Ｒ１，ＲＭにメモリの内容を格納するのにはそれぞれマ
イクロコントロール回路１よシ出力されるタロ、りＣＬ
ＫＤ’、 ＣＬＫ ｌ 、 ＣＬＫＭが用いられる。ノ
ぐターンＰ４においては、ビットＣが１”であるので、
パターンＰ５も同−周期内で読取られ、同時に出力され
る。まず、ノ臂ターン周期の前半でノリーンＰ４が読出
され、レジスタＲＭにセットされる０次に・中ターン５
が読出され、レジスタＲＤにセットされる。最後にレジ
スタＲＤ、ＲＭの内容がクロックＣＬＯＣＫ Ｉ Ｋよ
って転送すれマスクツ譬ターン、データパターンが同時
に出力される。
マスクノーターンであり、前記データパターンと同様に
それぞれレジスタＲ１，ＲＭにセットされさらにレジス
タｇｔ’、ｇＶを経て出力される。前記レジスタＲＤ、
Ｒ１，ＲＭにメモリの内容を格納するのにはそれぞれマ
イクロコントロール回路１よシ出力されるタロ、りＣＬ
ＫＤ’、 ＣＬＫ ｌ 、 ＣＬＫＭが用いられる。ノ
ぐターンＰ４においては、ビットＣが１”であるので、
パターンＰ５も同−周期内で読取られ、同時に出力され
る。まず、ノ臂ターン周期の前半でノリーンＰ４が読出
され、レジスタＲＭにセットされる０次に・中ターン５
が読出され、レジスタＲＤにセットされる。最後にレジ
スタＲＤ、ＲＭの内容がクロックＣＬＯＣＫ Ｉ Ｋよ
って転送すれマスクツ譬ターン、データパターンが同時
に出力される。
第２図に示したメモリ構成において、ノ母ターンＰ１〜
Ｐ５の順はデータパターン、 ｉ１０パターン。
Ｐ５の順はデータパターン、 ｉ１０パターン。
データパターン、マスクツ譬ターン、テータノ譬ターン
であるが、前記順番は被試験体によって異シ、さらにノ
９ターン数も異る。さらにビットＣ＃′ｉパターンＰ４
において１であるが、前記と同様に被試験体によって異
る。
であるが、前記順番は被試験体によって異シ、さらにノ
９ターン数も異る。さらにビットＣ＃′ｉパターンＰ４
において１であるが、前記と同様に被試験体によって異
る。
第４図は７１クロコントロ一ル回路１の回路図を示す、
クロック端子２０は遅延回路２１ 、２２アンド？ −
） ２３、オアｆ−） ２４に入る。遅延回路２１の出
力２５はＣＬＯＣＫ １として出力される。
クロック端子２０は遅延回路２１ 、２２アンド？ −
） ２３、オアｆ−） ２４に入る。遅延回路２１の出
力２５はＣＬＯＣＫ １として出力される。
遅延回路２２の出力はアンド？−）２６．２７に入る。
ビットＣはアンドｆｆ−）２６．２７の他方の入力２８
．２９とインノ々−夕３０を介してアンドｒ −） ２
３の他方の入力に接続される。ビットＭはアンドｅ −
） ３１とインノぐ一夕３２を介してアンドダート３３
，３４に入る。ビット１はアンドゲート３．４の他、方
の、入力とインノヤータ３５を介してアンドｒ−）３３
．３１のそれぞれ他方の入力に入る。アンドｒ−）２３
．２７の出力はそれぞれオア？ −） ３５に接続され
る。アンドｒ−）３３゜３４．３１の出力はアンドｆ−
）３６．３７゜２８の入力にそれぞれ接続される。アン
ドｒ−）２７．２３はオアゲート３９０入力、４０．４
１にそれぞれ接続され、オアｐ −） ３９の出力はア
ンドｆ−）３６，３７．３８のそれぞれの他方の入力に
入る。アンドｆ−）２４，３６．３７゜３８はＡＤＣＬ
、ＣＬＫＤ、ＣＬＫｉ、ＣＬＫＭとしてそれぞれ出力さ
れる。
．２９とインノ々−夕３０を介してアンドｒ −） ２
３の他方の入力に接続される。ビットＭはアンドｅ −
） ３１とインノぐ一夕３２を介してアンドダート３３
，３４に入る。ビット１はアンドゲート３．４の他、方
の、入力とインノヤータ３５を介してアンドｒ−）３３
．３１のそれぞれ他方の入力に入る。アンドｒ−）２３
．２７の出力はそれぞれオア？ −） ３５に接続され
る。アンドｒ−）３３゜３４．３１の出力はアンドｆ−
）３６．３７゜２８の入力にそれぞれ接続される。アン
ドｒ−）２７．２３はオアゲート３９０入力、４０．４
１にそれぞれ接続され、オアｐ −） ３９の出力はア
ンドｆ−）３６，３７．３８のそれぞれの他方の入力に
入る。アンドｆ−）２４，３６．３７゜３８はＡＤＣＬ
、ＣＬＫＤ、ＣＬＫｉ、ＣＬＫＭとしてそれぞれ出力さ
れる。
第５図はクロ、りＣＬＯＣＫ 、 ＣＬＯＣＫ １ 、
ＣＬＯＣＫ ２のタイミングを示す図である。遅延回
路２１はクロ、りＣＬＯＣＫ １の固定ディレィＡを、
遅延回路２２はクロ、りＣＬＯＣＫ ２の固定ディレ１
Ｂを生じさせる遅延回路である。ビットＣが０の時は、
アンドゲート２３．オア？ −） ３９を介してクロッ
クＣＬＯＣＫが７ンＹ）ｒ’−）３６，３７．３８に入
る。
ＣＬＯＣＫ ２のタイミングを示す図である。遅延回
路２１はクロ、りＣＬＯＣＫ １の固定ディレィＡを、
遅延回路２２はクロ、りＣＬＯＣＫ ２の固定ディレ１
Ｂを生じさせる遅延回路である。ビットＣが０の時は、
アンドゲート２３．オア？ −） ３９を介してクロッ
クＣＬＯＣＫが７ンＹ）ｒ’−）３６，３７．３８に入
る。
前記アンドｒ−）３６，３７．３８が前記クロ。
りＣＬＯＣＫを出力するか否かはビットＭ、ｌによって
決まる。ビットＭが″１１ピ、トｌが“０”の時はアン
ドｆ −） ３１の出力が＠″１”となシ、アンドダー
ト３８がクロ、りＣＬＯＣＫをＣＩ、ＫＭとして出力す
るｅビットＭが′″Ｏｍ１０ｍ１ピ′ｌ”であるならば
アンドｒ−） ３４の出力が＠ｌ”となシ、アンドｒ−
）３７＞（りｏ ｙ りＣＬＯＣＫ ヲＣＬ Ｋ ｉ
（！： シテ出力する。ピットＭ１ピット量が共に０＃
の時はアンドグー） ３３の出力が′″ｌ”となシ、ア
ンドゲート３６がクロ、りＣＬＯＣＫをＣＬＫＤとして
出力する。
決まる。ビットＭが″１１ピ、トｌが“０”の時はアン
ドｆ −） ３１の出力が＠″１”となシ、アンドダー
ト３８がクロ、りＣＬＯＣＫをＣＩ、ＫＭとして出力す
るｅビットＭが′″Ｏｍ１０ｍ１ピ′ｌ”であるならば
アンドｒ−） ３４の出力が＠ｌ”となシ、アンドｒ−
）３７＞（りｏ ｙ りＣＬＯＣＫ ヲＣＬ Ｋ ｉ
（！： シテ出力する。ピットＭ１ピット量が共に０＃
の時はアンドグー） ３３の出力が′″ｌ”となシ、ア
ンドゲート３６がクロ、りＣＬＯＣＫをＣＬＫＤとして
出力する。
ビットＣが１の時はアンドダート２３はオフとなシ、ア
ンドｒ −） ２７がＯＮとなる。すなわちクロックＣ
ＬＯＣＫ ２がオアｒ −） ３９を介してアンドｒ−
）３６，３７．３８に入る。前記アンドゲート３６．３
７．３８の出力条件は前記ビットＣが００時と同様であ
るがクロックのみが異る。すなわちクロック２が出力さ
れる。アドレスクロ、りＡＤＣＬに関しては、ビットＣ
がＯの時はアンドダート２６の出力は′″０＃となるの
でクロックＣＬＯＣＫのみがＡＤＣＬに出力される。ビ
ットＣが１の時はクロ、りＣＬＯＣＫとクロ、りＣＬＯ
ＣＫ ２が共に出力される。すなわち、１周期の間に２
つのノクルスが出力される。
ンドｒ −） ２７がＯＮとなる。すなわちクロックＣ
ＬＯＣＫ ２がオアｒ −） ３９を介してアンドｒ−
）３６，３７．３８に入る。前記アンドゲート３６．３
７．３８の出力条件は前記ビットＣが００時と同様であ
るがクロックのみが異る。すなわちクロック２が出力さ
れる。アドレスクロ、りＡＤＣＬに関しては、ビットＣ
がＯの時はアンドダート２６の出力は′″０＃となるの
でクロックＣＬＯＣＫのみがＡＤＣＬに出力される。ビ
ットＣが１の時はクロ、りＣＬＯＣＫとクロ、りＣＬＯ
ＣＫ ２が共に出力される。すなわち、１周期の間に２
つのノクルスが出力される。
以上、本発明の実施例を用いて詳細な説明を行なった。
以上の説明よシ明らかな様に本発明は従来の問題点を解
決するものであシ、本発明を用いることによシ、高速で
かつメモリ効率の良いノ中ターン発生器を得ることが可
能である。
決するものであシ、本発明を用いることによシ、高速で
かつメモリ効率の良いノ中ターン発生器を得ることが可
能である。
第１図は本発明の実施例を示すブロック図、第２図はメ
モリ構成を示す図、第３図は夕１ムチヤードを示す図、
第４図はマイクロコントロール回路の回路図、第５図は
クロックを示す図である。 １・・・マイクロコントロール、４・・・アドレスコン
トロール、８，９・・・メモリ１．Ｒ１，ＲＭ、ＲＤ。 Ｒｉ’、 ＲＭ’、ＲＤ’−・・レジスタ。 特許出願人 富士通株式会社 ヤ１ 図 ％ ）ｆ’ｌ−ン マスクツｆダーン
γ−６八′ｙ−ン矛２図
モリ構成を示す図、第３図は夕１ムチヤードを示す図、
第４図はマイクロコントロール回路の回路図、第５図は
クロックを示す図である。 １・・・マイクロコントロール、４・・・アドレスコン
トロール、８，９・・・メモリ１．Ｒ１，ＲＭ、ＲＤ。 Ｒｉ’、 ＲＭ’、ＲＤ’−・・レジスタ。 特許出願人 富士通株式会社 ヤ１ 図 ％ ）ｆ’ｌ−ン マスクツｆダーン
γ−６八′ｙ−ン矛２図
Claims (1)
- 論理回路を試験する試験器の試験ノ譬ターンデータを発
生する装置において、３種類の試験ノリーンデータを格
納する手段と、前記手段に格納されたデータの２種類の
試験ノ４ターンデータを１サイクル内で読み取シ出力す
る手段と前記格納手段に格納され九データを１サイクル
で１種類読み取シ出力する手段と前記２つの読み取）出
力する手段を切換える手段から成シ、必要に応じて実時
間で試験パターンデータの読み取〕出力する手段を切換
えることを特徴とするノナターフ発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104011A JPS586478A (ja) | 1981-07-03 | 1981-07-03 | パタ−ン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104011A JPS586478A (ja) | 1981-07-03 | 1981-07-03 | パタ−ン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586478A true JPS586478A (ja) | 1983-01-14 |
| JPH0311436B2 JPH0311436B2 (ja) | 1991-02-15 |
Family
ID=14369320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104011A Granted JPS586478A (ja) | 1981-07-03 | 1981-07-03 | パタ−ン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586478A (ja) |
-
1981
- 1981-07-03 JP JP56104011A patent/JPS586478A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0311436B2 (ja) | 1991-02-15 |
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