JPS5867476A - サ−マルヘツド用薄膜多層配線回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はファクシミリ装置、特にマトリックス駆動によ
って文字、図形を印字するサーマルヘッドのマトリック
ス多層配線回路の構成法に関するものである。

熱印字記録に用いられる感熱記録ヘッドはグレージング
され、かつ平滑面を有するアルミナセラミック基板上な
どに複数個の発熱抵抗体とこの発熱抵抗体に電力を供給
するための電気配線導体を設けた構造からに構成される
。そしてこの記録ヘッドは記録すべき情報（信号）に従
って必要な熱パルスが得られるように対応する発熱抵抗
体に電気配線導体を介してパルス電流を流して発熱させ
、これに接触して走行される感熱記録紙の任意の箇所を
発色させ記録を行なうものである。

以下このサーマルヘッドの構成を第１図、第２図および
第３図で詳細に説明する。第１図は薄膜形サーマルプリ
ントヘッドの断面構造図である。蒸着およびスパッタリ
ングなどの真空成脱法により形成される各積層膜はグレ
ージングさｔ１１平面を有するアルミナセラミック基板
１上に発熱抵抗体層２、電気配線導体Ｎ３、を形成し、
ホトエツチングにより発熱素子および第１層配線を形成
する。発熱抵抗体としては窒化タンタル（Ｔａ−Ｎ）　
、タンタルシリコン（Ｔａ−８ｔ）、クロームシリコン
（Ｃｒ−８ｔ）などが一般に使用され、電気導体層とし
てはニクロム−金（ＮｉＣｒ／Ａｕ）　、クロム−金（
Ｃｒ／Ａｕ）、クロム−アルミニウム（Ｃｒ／Ａ／）な
どの２＃構造より一般に構成されている。また発熱抵抗
体（素子部）には、耐−化層４および耐度耗層５として
、酸化珪素（Ｓ　ｉ　＋Ｏｔ）／酸化タンタル（Ｔａ、
　Ｏ，）をスパッタリングにより積層する〇つぎに多層
配線絶縁層６としてポリイミド糸樹脂を回転塗布法によ
り形成し、その後第２層配線７％および逆流防止用ダイ
オード８を接続する箇所のみエツチングにより除去し、
接続スルーホール９を設ける。さらに第２層配線を形成
し、マトリックス多層配線回路が構成される。

その後マトリックス多層配線回路を構成する第２珊配線
７の保護コー）１０を施し、ダイオードテップ８を接続
用メタライズの構成された接続用パターンに合せて、は
んだ溶融接続法によって接続する。以上がサーマルヘク
ト製造法の概要である。

次に１このサーマルヘッドの駆動方式および回路構成に
ついて第２図で説明する。以下の説明に用いるサーマル
ヘッドはＢ４画素を処理できるヘッドについて述べる。

このサーマルヘッドの概略仕様は有効記録＠：　２５６
１１３１　、発熱抵抗体の主走査線密度８ドツ）／ｍ全
発熱素子数＝２０４８で発熱抵抗体１ドツトのサイズは
抵抗体長さ：２５゜μＬ抵抗体＠：９０μｍドツトスペ
ース３５μｍ（ドツトピッチ１２５μｍ）である。

サーマルヘッドの駆動方式は発熱素子２１が横一列に前
記密度で形成され、第１層配線２２と・絶縁層の接続用
スルーホール２５を界して第２９配線２４を接続し、多
層配線回路２５を構成する。各発熱抵抗素子２１には逆
流防止用ダイオード２６が接続され共通端子２７（図中
Ｂ、〜Ｂｎで表示）に任意の数、まとめて引出される。

またこの時信号端子２８（図中８１〜Ｓｎで表示）の信
号線数は各共通端子２７に引出され九ライン数と同数で
ありしたがってＢ４サイズを構成する全発熱素子数２５
６１＋１Ｘ８ドツト／ｗｓ＝２０４８ドツトはＢｎＸＳ
ｎとなる。

この状態で共通端子２７、信号端子２８には、それぞれ
スイッチング用トランジスタ回路２９．２１０が共通端
子２７にはＢｎ個（ＴＢｎ）信号端子２８にはＳｎ個（
ＴＳｎ）接続され、実駆動時には情報に従って制御回路
（２１１，２１２）の処理信号によりて電源２１３から
の通電々流によ妙任意の発熱素子２１を発熱させ、抵抗
体上を走行する感熱記鍮紙を発色させるものである。

このようにして駆動するサーマルヘッドにけ駆動電流と
してパルス状の電圧が両端子間に印加され、このパルス
印加条件はパルス電圧通電時間１ｍ５（ミリセカンド）
で共通端子２７に引出され九発熱素子数、全ドラ）　（
Ｓｎドツト）を駆動し、順次〜Ｂｎと走査することによ
り全ラインのドツト（素子）を駆動するいわゆる分割順
次駆動方式である。

ここで述べるＢ４サイズ記録ヘッド（全ドツト２０４８
　）の場合では高速記録が可能となる機種でＢ４画素（
紙サイズ約２５７　Ｘ　５６４關）を約３０秒で処理で
きる条件であね、副走査方向における記録密度７．７ド
ツト／龍の記録条件に対して、主走査線方向の１ライン
走査時間は約１０ｍｇである。

この条件において、１ライン走査時間１０ａｓ以下を満
足するためには共通端子数（分割数となる）は１パルス
が１［８であるため、電源容量（同時に駆動するドツト
数により容重は決まる。）をできる限り小さくするため
にけＢｎ＝８となり１１１Ｌ！ｌＸ８回駆動で共通端子
２７に収納される発熱素子２１は２５６ドツトとなる（
Ｓ１＝２５６ライン）。

つぎに第５図において、Ｂ４サイズ（全ドツト数＝２（
１４Ｂ）を構成する８ブロツク（Ｂｎ端子数）駆動の場
合のマトリックス多層配線回路について述べる。１つの
共通ブロック端子３１に収納される発熱素子数は２５６
ドツトであり（Ｓｎ＝２５４）各ブロックを模擬的に表
わしたのが第３図である。ここで前記したように、第２
層配線２４（発熱素子も同じ）の形成寸法は８ライン／
ｗｓであ抄この時の第２層配線２４の形成寸法も同様の
密度で８ライン／關である０しかし第２層配線ライン寸
法は作業性を考慮して、ライン幅８０μ諷１ラインスペ
ース：４５μｍ（ピッチ：１２５趨）である。

このパターン形状においてマトリックス多層配線回路３
３は第３図に示す如＜　ｔｏで示す領域で（ｌ！ｅ＊３
２ｓｍ）全領域の面積は約７２ｃｒ／１　となる０この
内箱１１Ｉ配線と第２層配線の交差する面積の占める割
合いは５０％の５６０ｄと々る。この占有面積は第３図
に示す３ＱＸ７倍（ブロック数）の領域である。

以上述べてきた２５６ライン×８回の分割順次駆動方式
による配線パターンの構成においてマトリックス多層配
線領域の形成歩留りは約７０％であり、製品（サーマル
ヘッド）のコスト低減および総合歩留りを向上する点か
らは多層配線部の占める割合（面積）を出きる限り小さ
くすることが得策であることが容易に推察できる。

ここで、マトリックス多層配線部での不良発生原因とし
ては主に第１層配線および第２層配線との眉間絶縁不良
（層間シ、−））、および各線間のシ四−ト（第１層、
第２１１）である。

本発明の目的は前記したような欠点をなくしサーマルプ
リントヘッドマトリックス多層配線回路の構成法（分割
）を変更することによりヘッドの回収率および、多層配
線の製造歩留りを向上させるための多層配線形成法を提
供するにある。

本発明はサーマルヘッドのマトリックス多層配線回路の
構成法に関するもので主走査方向に順次配列された複数
個の発熱素子をライン走査する方式としてブロック分割
順次駆動方法を行なうに当り、走査信号線数（信号端子
数）を分割し、各分割されたブロック内をさらに各ブロ
ック地位で順次駆動することにより多層配線数（第２層
配線数）を少なくシ、多ｒ−配線の占める割合（占有面
積）を小さくし、ヘッドの基板回収率、および多層配線
形成歩留りを向上させるための多層配線形成法（分割駆
動方法）である０ 本発明による具体的な実施例を第４図、第５図で詳細に
説明する。サーマルヘッドの製造プロセスに関しては従
来技術の項で記載したのでここではサーマルヘッド駆動
法の分割順次駆動の構成例について述べる０ 先の従来技術で述べたようにＢ４サイズのサーマルヘッ
ドの例ではパルス幅＝１１、ノくルス走査時間（ライン
走査）　：　１（ｌａｓの条件を満足するためには全発
熱素子数２０４８ドツトは、８分割され１共通端子内に
２５６ドツトが収納され、信号端子に引出される信号線
数も２５６ラインである。

したがって当然のことながら、第２層配線数も同様２５
６ラインで、その形成領域（第３図中ｌ。

で表示）は１．中３２１ＥＩＩＩである。

多層配線領域において発生する層間絶縁不良は第１層配
線と第２層配線の交差する領域でありこの占有面積を小
さくする方式として、第４図に１２８ライン×２分割×
８ブロックの実施例について示す。図中信号端子４２は
左右それぞれに１２８ラインに分割され（Ｓ＋〜Ｓｎ％
Ｓ＊’〜Ｓｎ’：ｎ＝１２８）共通端子４１の１ブロツ
ク（端子）には１２８ドツトの発熱素子が収納され、ブ
ロック数は各々８ブロツク端子となる０ すなわち、１２８ラインのマトリックス多層配線回路４
３が構成される訳で１２８ラインの信号線でＢ４サイズ
の半分の画素（１２８１＋１１）を処理できる領域を持
つ。この場合の第２層配線の形成される領域（図中／１
で表示）は従来方式と同一寸法の場合（ライン幅８０μ
雪、スペース４５μｍピッチ：１２５ＪＨａ）／＋＋　
１６ｓ＋ｓ従来比１／／２である。また第１層、第２Ｉ
ｌ配線の交差する領域の占有面積は、Ｓｏ１刈４倍の面
積で約１８ＣＩ＆従来比１Ａとなる。

この時の駆動方法は％　１ｔａのノくルス通電によって
左右の１ブロック単位を同時に（Ｂ、およびＢ１１）駆
動し順次〜Ｂｏ、〜Ｂ、′と分割駆動により、ライン走
査を行なう。また共通端子４１、信号端子４２へ外部か
ら接続されるスイッチング用トランジスタ回路４４．４
５の素子数は従来方式と全く同数で共通端子側にはＢ１
、Ｂ、′各ブロックを共通にして８素子、信号端子側に
は１２Ｂライン×２倍＝２５６素子が収納される。

次に第５図に示す実施例の場合には第４図で示した１２
８ライン×２分割　の方法と同様にさらに信号端子数（
２５６ライン）を細分割し、３２ライン×８分割×８ブ
ロックの構成例である。図中信号端子５２は１分割当Ｄ
　（Ｓ、〜３ｎ）　３２ラインに分割され、共通端子５
１の１プμツク（端子）Ｋは、３２ドツトの発熱素子が
収納されブロック数は各々８ブロツク端子となる。すな
わち１分割当り３２ラインのマトリックス多層配線回路
５３が構成される訳で５２ラインの信号線でＢ４サイズ
の１／８の合の第２層配線の形成される領域（図中１．
で表示）はｌｔ中４．０ＩＥＩＩ従来比Ａである。

また第１轡、第２層配線の交差する領域の占有面積はＳ
Ｏ會Ｘ５６倍の面積となり、約４．４ｄ、従来比１／８
である。この場合の駆動方法も前記１２８ライン×２分
割の時と同様に各分割ブロック内の１ブロツク端子（Ｂ
、、Ｂ、／、Ｂｌ’　、Ｂｌ”　・）を共通に、１＋ｔ
ｇのパルス通電によりて同時駆動し順次分割されたブロ
ック端子内をライン走行し、その走査時間は１０ｍ５で
可能となる。またこの時にも外部に接続されるスイッチ
ング用（ロ）路内５４．５５の素子数は従来方式と同数
である。

実施例で述べたようにマトリックス多層配線回路の構成
法を信号線数の分割および各分割ブロック内を共通に順
次駆動することにより第２層配線数の低減を計り、その
結果、多層配線面積を縮小可能とし、絶縁不良などによ
る層間絶縁不良および線間絶縁不良などの発生確率を大
幅に減少させることが可能となる。

この方式によりＢ４サイズサーマルヘッドを製造ｊ７た
場合の効果例を第６図および第７図で説明する。第６図
はサーマルヘッド６１の外形寸法に対するマトリックス
多層配線の形成領域を示したもので、表は分割駆動方式
により得られた効果を示しだものである０ 表 サーマルヘッド一枚当り従来方式に比べ第１層配線およ
び第２層配線の交差する領域の占有面積は５２ライン×
８分割×８ブロックの場合には従来比論となり、マトリ
ックス多層配線部の占める形成領域（／ｘ／Ｌ）も従来
比的μに縮小される。この結果、単位面積当りの不良発
生率も約輪に低減され、多層配線形成歩留りも約２５チ
向上された。

サラニ、２８０×１８０ｔＩのグレーズドセラミック基
板轟抄のヘッド製造枚数は従来比２倍となり量産性に非
常に有利な駆動方式であることがわかる０

【図面の簡単な説明】

第１　図１ｄ”ｊ−マルヘッドの断面概要図、第２図は
サーマルヘッドの駆動方式を示す概要図、第５図は従来
方式によるＢ４サイズサーマルヘクトのマトリックス多
層配線部を示す模擬図、第４図および第５図は本発明に
よる信号線分割による１２８Ｘ２．３２×８分割方式の
駆動方式を示す模擬図、第６図はサーマルヘッド多層配
線領域を示す模擬図である。

Claims (1)

【特許請求の範囲】
1. １、　高抵抗基板上などに真空蒸着、スパッタリング法
   などの真空成膜技術により成膜されてなる薄膜形サーマ
   ルヘッドにおいて、発熱素子に信号を選択的に供給する
   だめのマトリックス多層配線回路の構成を、複数個まと
   められて引出される信号線を１つの共通端子として、骸
   共通端子に収納される信号線数を信号を供給するための
   信号端子として、各共通端士別に順次パルス通電により
   駆動する時、引出された信号端子をさらに細分割し、分
   割された信号線数のライン数でマトリックス駆動を行な
   う際、１パルスの通電により、分割された各共通端子の
   １ブロツクを同時に順次駆動することにより、サーマル
   ヘッドに収納された全ての発熱素子を枢動走査すること
   を特徴とするサーマルヘッド用薄膜多層配線回路０２　
   選択的に信号を供給するために引出された信号端子の信
   号線数を細分割し、分割された数のマトリックス多層配
   線回路を形成することによりて、多層配線を構成する信
   号線数を１／分割数に低減し、多層配線の占有面積を縮
   小したことを特徴とする特許請求の範囲第１項記載のサ
   ーマルヘッド用薄膜多層配線回路０