JPS58690B2 - パルスシンシユクソウチ - Google Patents

Description

【発明の詳細な説明】 この発明は、到来する信号パルスのパルス幅をｎ倍また
は１／ｎに伸縮し、かつ所定の時間遅延した後に遅延出
力として取りだすことが可能なパルス伸縮装置に関する
。

従来、入力パルスを一定時間経過したのち出力する遅延
回路として、分布定数線路や超音波による遅延方式を用
いた遅延回路が使用されている。

しかしながら分布定数線路などは超高速のパルスに対し
ては有効であるが、比較的低速のパルスに対してはあま
り用いられない。

一方、パルス伸縮器に関しても、パルス入力の幅を任意
の幅に伸縮できる伸縮器は少く、使用範囲が限定されて
いることが多い。

ところで、入力信号パルスを遅延したり、伸縮したりす
る操作は計測器や制御装置において有用性が高い操作で
あるため、上記のようなパルス伸縮装置の開発が望まれ
ている。

本発明はこの要望に応じうるものであり、入力パルスを
ディジタル的手法により、伸縮及び遅延することが可能
なパルス伸縮装置を提供しようとするものである。

以下、本発明を実施例につき、図にもとづいて説明する
。

第１図は本発明にもとづいて構成されたパルス伸縮装置
のブロック図である。

装置の構成 Ｏ８Ｃは公知のクロックパルス発振器であり、この発振
器Ｏ８Ｃから出力されるクロックパルスは伸縮を行うた
めの基準信号となっている。

なお、発振器Ｏ８Ｃの出力端子はゲートＧ１〜Ｇ３の入
力端子に接続されている。

端子１は伸縮すべき到来信号を入力する入力端子である
、端子１はフリップフロップＦＦ１のセット信号入力端
子ｓ１とゲートＧ２の制御信号入力端子ｇ２に接続され
る。

ゲートＧ１は、フリップフロップＦＦ１の出力が制御入
力端子ｇ１に入力されたとき開状態になり、発振器Ｏ８
Ｃからのクロックパルスをうけて、プリセットカウンタ
ＰＣにゲート出力を与えるよう構成されている。

プリセットカウンタＰＣは遅延時間を設定するためのカ
ウンタで、公知のｎ進カウンタから構成されている。

プリセットカウンタＰＣのセットパルス出力端−子ｓｐ
はフリップフロップＦＦ２のセット信号入力端子ｓ２に
、またリセットパルス出力端子ｒｐはフリップフロップ
ＦＦ１のリセット信号入力端子ｒ１に接続されている。

ゲートＧ２は、上述のように到来信号により作動するゲ
ートであり、到来信号の継続時間に応じて発振器Ｏ８Ｃ
からのクロックパルスを所定個数だけ出力するよう構成
されており、その出力端子はスイッチｗ１の共通端子ｃ
１に接続されている。

上記のゲートＧ１．Ｇ２、フリップフロップＦＦ１、プ
リセットカウンタｐｃにより入力信号の時間幅に例した
数のパルスと第１の制御出力信号を出すパルス幅信号発
生手段が構成されている。

またゲートＧ３は、フリップフロップＦＦ２の出力によ
り発振器ＯＳＣからのクロックパルス入力を開閉するゲ
ートでありパルス伸長のための基準信号を出す基準信号
発生手段を構成しており、その出力端子はスイッチｗ２
の共通端子ｃ２に接続されている。

フリップフロップＦＦ２においては、そのセット信号入
力端子ｓ２は前述のようにプリセットカウンタＰＣに、
またリセット信号入力端子ｒ２はリセットパルス発生回
路ＲＰの出力端子に接続されており、更にその出力端子
はゲートＧ３の制御信号入力端子ｇ３と出力端子Ｏに接
続されている。

このフリップフロップＦＦ２が出力パルスを発生する出
力手段を構成している。

上記のスイッチＷ１．Ｗ２及び分周回路ＤＭの出力側に
設けられたスイッチｗ３は、到来信号パルスを目的に応
じて伸長または圧縮するための切り換えを行うスイッチ
ＳＷであり、これらのスイッチｗ１〜ｗ３は連動して切
り換えられるよう構成されている。

スイッチｗ１の端子ａ１は可逆カウンタＲＣの加算信号
入力端子ｍに、また端子ｂ１は分周回路ＤＭの入力端子
に接続されている。

次にスイッチｗ２の端子ａ２は上記の端子ｂ１と同様分
周回路ＤＭの入力端子に、また端子ｂ２は可逆カウンタ
ＲＣの減算信号入力端子１に接続されている。

分周回路ＤＭは、カウンタなどを用いて構成される公知
のパルス分周回路であり、その出力端子はスイッチｗ３
の共通端子ｃ３に接続されている。

この分周回路ＤＭが分周出力発生手段を構成している。

スイッチｗ３の端子ａ３．ｂ３はそれぞれ可逆カウンタ
ＲＣの減算信号入力端子Ｉ及び加算信号入力端子ｍに接
続されている。

可逆カウンタＲＣの出力はリセットパルス発生回路ＲＰ
に入力され、更にリセットパルス発生回路ＲＰの出力は
フリップフロップＦＦ２のリセット信号入力端子ｒ２に
入力されるよう構成されている。

可逆カウンタＲＣとリセットパルス発生回路ＲＰとによ
り制御信号発生手段が構成されている。

以上のような構成をもつパルス伸縮装置のパルスの伸長
及び縮小動作を説明する。

伸長動作 到来入力信号を伸長する場合には、第１図において連動
スイッチＳＷを操作して、スイッチＷ１〜Ｗ３をそれぞ
れ端子ａ１〜ａ３に接続する。

いま分周回路ＤＭの分周比ｎが２に設定されていると仮
定し、入力パルス幅を２倍に伸長する場合の動作を述べ
る。

第２図は第１図に示す各回路装置の出力のタイムチャー
トを示したものである。

第２図において、ｐｌは発振器Ｏ８Ｃのクロックパルス
出力、ｐ２は伸長又は圧縮されるべき入力信号パルス、
ｐ３はゲートＧ１の出力、ｐ４はプリセットカウンタＰ
Ｃのリセットパルス出力、ｐ５はフリップフロップＦＦ
１の出力、ｐ６はゲートＧ２の出力、ｐ７はプリセット
カウンタＰＣのセットパルス出力、ｐ８はゲートＧ３の
出力、ｐ９はリセットパルス発生回路ＲＰの出力、ｐｌ
ｏは伸長された出力パルス、をそれぞれ示している。

なおｐ９′、ｐ１０′はそれぞれ後述の圧縮動作のとき
のリセットパルス発生回路ＲＰ及び圧縮された出力パル
スを示したものである。

発振器Ｏ８Ｃからクロックパルス列ｐ１が出力されてい
るとして、いま、時刻ｔ１にパルス幅Ｔの入力パルスＰ
ｉｎが端子■に印加されたとする。

入力パルスＰｉｎがフリップフロップＦＦ１のセット信
号入力端子Ｓ１に印加されて、フリップフロップＦＦ１
はセットされる。

その結果、第２図ｐ５に示すようにフリップフロップＦ
Ｆ１の出力端子に出力が現われ、この出力がゲートＧ１
のゲート入力端子ｇ１に入力されゲートＧ１は開かれる
。

このため、ゲートＧ１からパルス列出力ｐ３が出力され
、プリセットカウンタＰＣに入力される。

プリセットカウンタＰＣは例えば１０進カウンタから構
成されている。

この場合、ゲートＧ３からクロックパルスが１０個入力
されると、時刻ｔ３に出力端子Ｓｐ、ｒｐにそれぞれ第
２図ｐ７゜ｐ４に示すセット用及びリセット用パルスを
出力する。

出力ｐ４がフリップフロップＦＦ１のリセット信号入力
端子ｒ１に入力されるとフリップフロップＦＦ１がリセ
ットされ、更にゲートＧ１は閉じる。

一方、入力パルスＰｉｎがゲートＧ２の端子ｇ２に入力
されるため、パルスＰｉｎが継続している間、すなわち
時刻ｔ１からｔ２の間、ゲートＧ２は開状態になってい
る。

ゲートＧ２が開いている間、発振器Ｏ８Ｃのクロックパ
ルス列ｐ１がゲートＧ２を通過しゲートＧ２の出力ｐ６
としてスイッチＷ１を介して可逆カウンタＲＣの加算信
号入力端子ｍに送られる。

第２図の例では、６個のクロックパルスが端子ｍに入力
され、可逆カウンタＲＣによりカウントされる。

次に、フリップフロップＦＦ２は、時刻ｔ３にプリセッ
トカウンタＰＣの端子ｓｐの出力ｐ７が端子ｓ２に入力
されると、ゲートＧ３の端子ｇ３及び出力端子Ｏに出力
ｐ１０を発生しはじめる。

フリップフロップＦＦ２の出力ｐ１０によりゲートＧ３
が開き、ゲートＧ３の出力ｐ８がスイッチｗ２を介して
分周回路ＤＭにえられる。

分周比ｎが２に設定されているため、ゲートＧ３の出力
ｐ８のパルスが２個入力されるたびに１個パルスを出力
し、このパルスはスイッチｗ３を介して可逆カウンタＲ
Ｃの減算信号入力端子ｌに入力される。

可逆カウンタＲＣは上述のように、ゲートＧ２の出力ｐ
６のパルス６個をカウントした状態にある。

従って端子ｎにパルスが６個入力されるとカウント数が
ゼロになり出力を出してリセットパルス発生回路ＲＰに
入力する。

この時リセットパルス発生回路ＲＰが出力ｐ９を出し、
フリップフロップＦＦ２のリセット信号入力端子ｒ２に
送る。

これによりフリップフロップＦＦ２はリセットされ、ゲ
ートＧ３が閉じられるとともに、出力端子Ｏの出力電圧
がたち下がる。

ところで、フリップフロップＦＦ２が時刻ｔ３にセット
されてから時刻ｔ５でリセットされるまでの時間は、可
逆カウンタＲＣにおいて入力パルスＰｉｎの幅に対応し
た個数のクロックパルスを加算カウントしてなるカウン
ト数を、分周回路ＤＭの出力により減算カウントしてゼ
ロにするまでの時間である。

すなわち第２図の例ではゲートＧ３の出力ｐ８のパルス
１２個分が分周回路ＤＭに入力される時間に等しい。

従って出力端子Ｏには時刻ｔ３からｔ５まで継続する時
間幅Ｔ′の出力パルスＰｏｕｔが出力される。

入力信号パルスＰｉｎが印加されたのち、時刻Ｔａ＝ｔ
３−ｔ１遅れて出力パルスＰｏｕｔがたちあがることに
よって、第２図に示す例で示す遅延時間Ｔｄを得ている
。

この遅延時間はプリセットカウンタＰＣの設定数を変更
することにより所望の時間に設定することができる。

またクロックパルスにより時間幅を換算して考えると、
入力パルスＰｉｎはクロックパルス６個分に相当する時
間幅Ｔを有し、また出力パルスＰｏｕｔはクロックパル
ス１２個分に相当する時間幅Ｔ′を有しているため、結
局、クロックパルス６個分の幅の入力パルスＰｉｎは２
倍の時間幅に伸長されて、端子Ｏに出力パルスＰｏｕｔ
として出力されたことになる。

なお第２図から明らかなように出力パルスＰｏｕｔの幅
Ｔ′が入力パルスＰｉｎの幅Ｔの２倍よりわずかに大き
くなっているが、これはクロックパルス列Ｐ１と入力パ
ルスＰｉｎの互いの位相関係によるものである。

しかしながら発振器Ｏ８Ｃの発振周波数をあげて、入力
パルスＰｉｎの幅Ｔ内に多数のクロックパルスを含むよ
う構成することにより、伸長の精度は向上する。

圧縮の動作 到来入力信号を圧縮する場合には、第１図において連動
スイッチＳＷを操作して、スイッチｗ１〜ｗ３をそれぞ
れ端子ｂ１〜ｂ３に接続する。

この場合は前記伸長の動作とは異り、ゲートＧ２の出力
ｐ６が分周回路ＤＭに、またゲートＧ３の出力ｐ８が可
逆カウンタＲＣの減算信号入力端子ｌに入力される。

このため、ゲートＧ２から出力される第２図のｐ６のパ
ルス６個の半数の３個のパルスが可逆カウンタＲＣの加
算端子ｍに入力され、可逆カウンタＲＣは“３”を加算
カウントした状態になる。

従って、ゲートＧ３から可逆カウンタＲＣの減算端子ｌ
にパルスが３個入力されて減算が行なわれると、リセッ
トパルス発生回路ＲＰが出力ｐ９′を端子ｒ２に入力す
る。

これにより端子Ｏには、第２図のパルス出力ｐ１０′に
示すように時刻ｔ３にたちあがり継続時間Ｔ″のパルス
Ｐｏｕｔ′が出力される。

この出力パルスＰｏｕｔ′の時間幅Ｔ″はクロックパル
ス３個分に相当する時間幅であり、従ってクロックパル
ス６個分の幅の入力パルスＰｉｎは１／２の時間幅に圧
縮されたことになる。

以上のように、本発明装置は分周回路ＤＭの分周比及び
スイッチＳＷの切り換えをだけの簡単な手法で任意の到
来入力パルスを所望の比で伸長または圧縮することがで
きるため、例えば電子計測器や電気制御装置などに使用
できる。

【図面の簡単な説明】

第１図は本発明装置の構成を示すブロック図、第２図は
第１図に示す各回路装置の出力の経時変化を示すタイム
チャートである。 図において、■・・・・・・入力端子、Ｏ・・・・・・
出力端子、Ｏ２０・・・・・・クロックパルス発振器、
Ｇ１．Ｇ２゜Ｇ３・・・・・・ゲート、ＦＦ１．ＦＦ２
・・・・・・フリップフロップ、ＤＭ・・・・・・分周
回路、ＲＣ・・・・・・可逆カウンタ、ＲＰ・・・・・
・リセットパルス発生回路、ｗｌ。 ｗ２．ｗ３・・・・・・スイッチ。

Claims (1)

1. 【特許請求の範囲】 １ クロックパルスを発生する発振器、遅延時間設定用
   のプリセットカウンタ、伸縮すべき入力パルスと上記プ
   リセットカウンタのリセットパルス出力により作動して
   パルス出力を出す第１のフリップフロップ、該第１のフ
   リップフロップの出力により制御される第１のゲート、
   上記入力パルスにより制御される第２のゲート、上記プ
   リセットカウンタのセットパルス出力によりセットされ
   る第２のフリップフロップ、該第２のフリップフロップ
   の出力により制御される第３のゲート、所定の分周比に
   設定することが可能な分周回路、加減算が可能な可逆カ
   ウンタ、該可逆カウンタの出力により作動し上記第２の
   フリップフロップにリセット信号を入力するリセットパ
   ルス発生回路、とを具備するパルス伸縮装置であって、 上記発生器のクロックパルスを上記第１のゲートを介し
   て上記プリセットカウンタに与えるよう構成し、また上
   記発振器のクロックパルスを上記第２のゲートを介して
   パルス伸長のときは上記可逆カウンタの加算信号入力端
   子に、またパルス圧縮のときは上記分周回路の入力端子
   にスイッチ手段により切り換え入力するよう構成し、更
   に発振器のクロックパルスを第３のゲートを介してパル
   ス伸長のときは上記分周回路の入力端子に、またパルス
   圧縮のときは上記可逆カウンタの減算信号入力端子に上
   記スイッチ手段により切り換え入力するよう構成し、上
   記分周回路の出力をパルス伸長及びパルス圧縮のときは
   それぞれ上記スイッチ手段により上記可逆カウンタの加
   算信号入力端子及び減算信号入力端子に切り換え入力す
   るよう構成し、上記第２のフリップフロップの出力端子
   に伸縮パルス出力端子を設けたことを特徴とするパルス
   伸縮装置。