JPS5869126A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPS5869126A JPS5869126A JP16924781A JP16924781A JPS5869126A JP S5869126 A JPS5869126 A JP S5869126A JP 16924781 A JP16924781 A JP 16924781A JP 16924781 A JP16924781 A JP 16924781A JP S5869126 A JPS5869126 A JP S5869126A
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- JP
- Japan
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- output
- inverting
- flip
- gate
- frequency
- Prior art date
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- Granted
Links
- 230000003111 delayed effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 206010011224 Cough Diseases 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子回路中における分局回路、特にプログラム
可能な分周回路に関する。
可能な分周回路に関する。
従来分局器としては１ ／ ｎ分周器が一般的であるが
、分局比が固定のものと、可変のものがある。
、分局比が固定のものと、可変のものがある。
可変分局器の構成としては、バイナリプリップフロップ
と升周値設定用のラッチからなる。
と升周値設定用のラッチからなる。
−分局波数を一定にしておき、デユーティ−を可使にす
る分周器も全知である。この分局器では前記１ ／ ｎ
分周器に反転回路が追加される。第１図はデエーティー
可変分局器の一例である。ま次第２図はｗｃ１図の動作
説明のためのタイムチャートである。ここではプリセッ
ト値として（ａ）Ｏ（ｘ２−０． １３−０ ）、 （
ｂ）２ （１２−０，１３鵡１）の２例について示して
いる。第１図の動作を第２図を参照しながら説明する。
る分周器も全知である。この分局器では前記１ ／ ｎ
分周器に反転回路が追加される。第１図はデエーティー
可変分局器の一例である。ま次第２図はｗｃ１図の動作
説明のためのタイムチャートである。ここではプリセッ
ト値として（ａ）Ｏ（ｘ２−０． １３−０ ）、 （
ｂ）２ （１２−０，１３鵡１）の２例について示して
いる。第１図の動作を第２図を参照しながら説明する。
被分局クロックφは、リセット付バイナリフリップフロ
ッグ３，４で分周される。この分周結果の一状態００（
３Ｌ−０゜４Ｏ−０）がアンドゲート５で検出され、こ
のアンドゲート５の出力が被分周クロックφで動作する
ディレイドフリップフロップ６に読み込まれるとともに
、アンドゲート５の出力はトリガフリップ７０ツブ７金
たたき、トリガフリップフロップ７０田方を反転させる
。さらにディレイドフリップフロップ６の正相出力はナ
ントゲート８および□９に印加されてこのナンドゲー）
８． ９ｔ−制御する、ま交遊相出力が前記アンドゲー
ト５に印加されるのでアンドゲート５の出力は被分周ク
ロックφの２クロック以上にわ九って能動（１）となる
ことはない、ナントゲート８．９の出力はそれぞれバイ
ナリフリップフロップ３．４のリセット信号となってお
シ、ディレイドフリップ７０ツブ６の正相出力６０が能
、動（１）のときデータラッチ１２．１３の内容が反転
回路１０，１１．ナントゲート８゜９ｔ−経てバイナリ
フリップフロップ３．４に設定される。データラッチ１
２．１３はあらかじめプロセッサ１４によシコードが設
定されている。まず、コードが（ａ）の場合３Ｇ−−４
α＝０でアンドゲート５■ｌとナシ、ここでトリガクリ
ップフロップ７が反転する０次のクロックサイクルで６
ＱＬ−１となるので遅延回路１５で適轟に遅延してナン
トゲート８．９が能動となるが、このときクロックφが
前もって加わるので３α−４α＝１となっている。を几
７ＱＬ＝ｇｏに反転し九とすればデータラッチ１２．１
３の出力は反転回路１０．１１で反転されて共に１とな
り、ナントゲート８．９でとなる。従りてバイナリフリ
ップフロップ３＃４は共にリセットされて３α−４＆−
０となる。このタイミングではアンドゲート５はディレ
イドフリップフロップ６の逆相出力で禁止されるので出
力は０となる。
ッグ３，４で分周される。この分周結果の一状態００（
３Ｌ−０゜４Ｏ−０）がアンドゲート５で検出され、こ
のアンドゲート５の出力が被分周クロックφで動作する
ディレイドフリップフロップ６に読み込まれるとともに
、アンドゲート５の出力はトリガフリップ７０ツブ７金
たたき、トリガフリップフロップ７０田方を反転させる
。さらにディレイドフリップフロップ６の正相出力はナ
ントゲート８および□９に印加されてこのナンドゲー）
８． ９ｔ−制御する、ま交遊相出力が前記アンドゲー
ト５に印加されるのでアンドゲート５の出力は被分周ク
ロックφの２クロック以上にわ九って能動（１）となる
ことはない、ナントゲート８．９の出力はそれぞれバイ
ナリフリップフロップ３．４のリセット信号となってお
シ、ディレイドフリップ７０ツブ６の正相出力６０が能
、動（１）のときデータラッチ１２．１３の内容が反転
回路１０，１１．ナントゲート８゜９ｔ−経てバイナリ
フリップフロップ３．４に設定される。データラッチ１
２．１３はあらかじめプロセッサ１４によシコードが設
定されている。まず、コードが（ａ）の場合３Ｇ−−４
α＝０でアンドゲート５■ｌとナシ、ここでトリガクリ
ップフロップ７が反転する０次のクロックサイクルで６
ＱＬ−１となるので遅延回路１５で適轟に遅延してナン
トゲート８．９が能動となるが、このときクロックφが
前もって加わるので３α−４α＝１となっている。を几
７ＱＬ＝ｇｏに反転し九とすればデータラッチ１２．１
３の出力は反転回路１０．１１で反転されて共に１とな
り、ナントゲート８．９でとなる。従りてバイナリフリ
ップフロップ３＃４は共にリセットされて３α−４＆−
０となる。このタイミングではアンドゲート５はディレ
イドフリップフロップ６の逆相出力で禁止されるので出
力は０となる。
ｔｘバイナリフリップフロップ３のクロック入力信号は
６化がオアゲート１で被分周クロックφとオアされるの
で次のクロックサイクルではバイナリフリップフロップ
３．４は変化しな１０次に再び６１篇０となるので再度
アンドゲート５諺１となってトリガクリップフロップ７
を反転させる。
６化がオアゲート１で被分周クロックφとオアされるの
で次のクロックサイクルではバイナリフリップフロップ
３．４は変化しな１０次に再び６１篇０となるので再度
アンドゲート５諺１となってトリガクリップフロップ７
を反転させる。
このサイクルでは７１冨１となるのでデータラッチ１２
．１３の内容はそのままナントゲート３゜４に伝達され
る。次のクロックサイクルで６Ｌ −１となるのでナン
トゲート８．９は能動となるが、反転回路１０．１１の
出力は共に０であるのです／ドゲート８．９の出刃は共
に１のままである。
．１３の内容はそのままナントゲート３゜４に伝達され
る。次のクロックサイクルで６Ｌ −１となるのでナン
トゲート８．９は能動となるが、反転回路１０．１１の
出力は共に０であるのです／ドゲート８．９の出刃は共
に１のままである。
−万パイナリプリップフロップ３．４はこのときのクロ
ックφによシ３α−４＆−１となっているので、次のク
ロックサイクルからはこの状態からカウントダウンを開
始する。そして再び３伍閣４＆＝０となるとアンドゲー
ト５社１となって前記と同一動作を操シ返す６次に（ｂ
）の場合の動作は、第２図の最初の６張冨１では３＆−
０，４＆−１゜次の６＆−１では３＆−１，４＆−０と
なる。動作は（ａ）の場合と全く同一であるが、トリガ
フリップフロップ７の出力を比較してみると、同波数が
同じでデエーティーのみ異なりていることがわかる。つ
まシデータラッチ１２．１３の内容を変えることによシ
同波数一定でデ凰−テイーの異なる信号を得ることがで
きる。
ックφによシ３α−４＆−１となっているので、次のク
ロックサイクルからはこの状態からカウントダウンを開
始する。そして再び３伍閣４＆＝０となるとアンドゲー
ト５社１となって前記と同一動作を操シ返す６次に（ｂ
）の場合の動作は、第２図の最初の６張冨１では３＆−
０，４＆−１゜次の６＆−１では３＆−１，４＆−０と
なる。動作は（ａ）の場合と全く同一であるが、トリガ
フリップフロップ７の出力を比較してみると、同波数が
同じでデエーティーのみ異なりていることがわかる。つ
まシデータラッチ１２．１３の内容を変えることによシ
同波数一定でデ凰−テイーの異なる信号を得ることがで
きる。
この回路を例えばマイクロコンビ為−ｐ等ｖｃ組み込ん
だ場合、そのデ為−テイーはコントローラ１４のソフト
的操作によって自由にかえられるわけである。しかし一
方ある応用分野ではデエーティー可変機能は不要だが周
波数可変信号のほしい場合、あるいは両者を切換えて使
い九い場合がある。このとき周波数可変用ハードウェア
を別（１ｍに設けることは回路構成上非常にむだとな）
、コストアップにつながる。
だ場合、そのデ為−テイーはコントローラ１４のソフト
的操作によって自由にかえられるわけである。しかし一
方ある応用分野ではデエーティー可変機能は不要だが周
波数可変信号のほしい場合、あるいは両者を切換えて使
い九い場合がある。このとき周波数可変用ハードウェア
を別（１ｍに設けることは回路構成上非常にむだとな）
、コストアップにつながる。
本発明は上記欠点に鎌みてなされ比ものでありて、その
目的は周波数可変回路と、デ為−テイー可変回路とを共
通化し、制御信号で切換えて使用することによシバ−ド
ウエアの効率向上をはかるものである。
目的は周波数可変回路と、デ為−テイー可変回路とを共
通化し、制御信号で切換えて使用することによシバ−ド
ウエアの効率向上をはかるものである。
本発明によれば複数のバイナリフリッププロップを縦続
接続しｔ分周器と、複数のラッチと、複数の反転回路を
含み、咳ラッチの出力を該反転回路を介して該バイナリ
フリップフロップのプリセット信号とする分周回路であ
って、 前記複数の反転回路に共通接続される反転／非反転指令
信号が、外部制御信号によシ制御される分周回路が得ら
れる。
接続しｔ分周器と、複数のラッチと、複数の反転回路を
含み、咳ラッチの出力を該反転回路を介して該バイナリ
フリップフロップのプリセット信号とする分周回路であ
って、 前記複数の反転回路に共通接続される反転／非反転指令
信号が、外部制御信号によシ制御される分周回路が得ら
れる。
以下図面とともに本発明を説明する。
第３図は本発明の一実施例である。構成は＠１図と同じ
であるが、トリガフリップフロップの出力に制御ゲート
１６が挿入されている。ここでコントローラ１４の出力
である制御信号１７が１１″であればトリガフリップフ
ロップ７の出カフ張はその１１反転回路１０．１１に伝
えられるので第１図と全く同一動作となる。次に制御信
号１７が“Ｏ１′になると制御ゲート１６の出力は常に
１０１となって反転回路１０．１１は反転／非反転動作
をせず常に反転回路となる。し九がりでバイナリフリッ
プフロップ３．４のリセット端子Ｒにはデータラッチ１
２，１３の内容が常に印加される。
であるが、トリガフリップフロップの出力に制御ゲート
１６が挿入されている。ここでコントローラ１４の出力
である制御信号１７が１１″であればトリガフリップフ
ロップ７の出カフ張はその１１反転回路１０．１１に伝
えられるので第１図と全く同一動作となる。次に制御信
号１７が“Ｏ１′になると制御ゲート１６の出力は常に
１０１となって反転回路１０．１１は反転／非反転動作
をせず常に反転回路となる。し九がりでバイナリフリッ
プフロップ３．４のリセット端子Ｒにはデータラッチ１
２，１３の内容が常に印加される。
この場合の動作を第４図に（ａ）１２諺０，１３−０゜
（ｂ）１２−０． １３−１の２例について示す。ここ
でトリガフリップフロップ７の出カフａｆ見ると、デー
タラッチ１２．１３の内容によって周波数が変化してい
ることがわかる。この回路例ではトリガフリップフロッ
プ７の出力周波数ｔ１ｏは被分局りクックの周波数ｆφ
と、データラッチ１２．１３の分局値Ｎで と表わされる。
（ｂ）１２−０． １３−１の２例について示す。ここ
でトリガフリップフロップ７の出カフａｆ見ると、デー
タラッチ１２．１３の内容によって周波数が変化してい
ることがわかる。この回路例ではトリガフリップフロッ
プ７の出力周波数ｔ１ｏは被分局りクックの周波数ｆφ
と、データラッチ１２．１３の分局値Ｎで と表わされる。
以上説明したように本発明によれば簡単麦制御ゲートの
追加によシブ具−テイー可変出力または率の高いハード
ウェアが低コストで実現できるのでその効果は大きい。
追加によシブ具−テイー可変出力または率の高いハード
ウェアが低コストで実現できるのでその効果は大きい。
なお本発明の説明図ではバイナリフリップフロップとし
て２ビツトを用い几が、これにとどまることなくさらに
、回路構成自体も等制約に他の回路におきかわることは
もちろんである。
て２ビツトを用い几が、これにとどまることなくさらに
、回路構成自体も等制約に他の回路におきかわることは
もちろんである。
第１図は従来のデエーティー可変出力を得る回路を示す
図でおる。第２図は第１図の動作波形図である。第３図
は本発明にかかる回路図である。 第４図は第３図の動作波形である。 ３．４・・・・・・バイナリフリップフロッグ、６・・
・・・・ディレイドフリップフロップ、７・・・・・・
トリガフリップフロップ、１０．１１・・・・・・反転
回路、１２゜１３・・・・・・データラッチ、１４・・
・・・・コントロニラ、１６・・・・・・制御ゲート、
１７・・・・・・制御信号θρ ／／
ｔｒｉ） ／／イー３別 卒４目
図でおる。第２図は第１図の動作波形図である。第３図
は本発明にかかる回路図である。 第４図は第３図の動作波形である。 ３．４・・・・・・バイナリフリップフロッグ、６・・
・・・・ディレイドフリップフロップ、７・・・・・・
トリガフリップフロップ、１０．１１・・・・・・反転
回路、１２゜１３・・・・・・データラッチ、１４・・
・・・・コントロニラ、１６・・・・・・制御ゲート、
１７・・・・・・制御信号θρ ／／
ｔｒｉ） ／／イー３別 卒４目
Claims (1)
- 複数のバイナリフリップフロップを縦続接続し次号周器
と、複数のラッチと、複数の反転回路を含み、該ラッチ
の出方ｔ−核反転回路を介して該バイナリ７リツププロ
ツプのプリセット信号とする分周回路であって、前記複
数の反転回路に共通接続される反転／非反転指令信号が
、外部制御信号によシ制御されることｔ−Ｗ徴とする分
周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16924781A JPS5869126A (ja) | 1981-10-21 | 1981-10-21 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16924781A JPS5869126A (ja) | 1981-10-21 | 1981-10-21 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5869126A true JPS5869126A (ja) | 1983-04-25 |
| JPS6337531B2 JPS6337531B2 (ja) | 1988-07-26 |
Family
ID=15882965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16924781A Granted JPS5869126A (ja) | 1981-10-21 | 1981-10-21 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5869126A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0343421U (ja) * | 1989-09-08 | 1991-04-23 |
-
1981
- 1981-10-21 JP JP16924781A patent/JPS5869126A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337531B2 (ja) | 1988-07-26 |
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