JPS6238728B2 - - Google Patents
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- JPS6238728B2 JPS6238728B2 JP53083870A JP8387078A JPS6238728B2 JP S6238728 B2 JPS6238728 B2 JP S6238728B2 JP 53083870 A JP53083870 A JP 53083870A JP 8387078 A JP8387078 A JP 8387078A JP S6238728 B2 JPS6238728 B2 JP S6238728B2
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- JP
- Japan
- Prior art keywords
- circuit
- delay
- pulse
- signal
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
本発明は電子計算機等の制御回路に適用するタ
イミング作成回路に関する。
イミング作成回路に関する。
従来、所望の時間、遅延をもつパルスを自由に
取り出すことの出来る回路として一般にインダク
タンスＬとキヤパシタスＣからなる電気遅延線路
が使用されている。
取り出すことの出来る回路として一般にインダク
タンスＬとキヤパシタスＣからなる電気遅延線路
が使用されている。
次に第１図の電気遅延回路例および第２図の動
作タイムチヤートを用いて説明する。図において
１〜３は駆動回路、４〜６は遅延回路、７〜１２
は終端抵抗を示す。この回路はLCによる遅延線
路をｎ個直列に接続したもので１個の遅延線路の
ｎ倍の遅延時間を得ることができる。
作タイムチヤートを用いて説明する。図において
１〜３は駆動回路、４〜６は遅延回路、７〜１２
は終端抵抗を示す。この回路はLCによる遅延線
路をｎ個直列に接続したもので１個の遅延線路の
ｎ倍の遅延時間を得ることができる。
またT10〜Ｔ1nは遅延線路４の遅延時間をｍ等
分したタツプであり、T20〜Ｔ2n，Ｔo0〜Ｔonも
同様に遅延線路５，６の遅延時間をｍ等分したタ
ツプである。端子Ｔに入力されたパルスＴは駆動
回路１を通り、遅延線路４を伝播し、さらに駆動
回路２を通り次々に遅延線路を伝播してゆく。
分したタツプであり、T20〜Ｔ2n，Ｔo0〜Ｔonも
同様に遅延線路５，６の遅延時間をｍ等分したタ
ツプである。端子Ｔに入力されたパルスＴは駆動
回路１を通り、遅延線路４を伝播し、さらに駆動
回路２を通り次々に遅延線路を伝播してゆく。
この場合遅延線路に沿つて波が単位長伝播する
時間ＴはＴ＝√（秒）である。
時間ＴはＴ＝√（秒）である。
ただしＬは遅延線路単位長当りの直列インダク
タンス(H)、Ｃは同じく並列キヤパシタンス(F)を示
す。
タンス(H)、Ｃは同じく並列キヤパシタンス(F)を示
す。
第２図に示す如く端子Ｔに入力されたパルスＴ
はtaだけ駆動回路で遅れてタツプT10に現れて、
さらにtb遅れてタツプT11に現れる。
はtaだけ駆動回路で遅れてタツプT10に現れて、
さらにtb遅れてタツプT11に現れる。
近年、電子計算機のLSI化が進むにつれてLSI
化が困難であるLCの遅延線路で占める体積の割
合が大きくなり、装置の小型化を妨げる問題が生
じている。
化が困難であるLCの遅延線路で占める体積の割
合が大きくなり、装置の小型化を妨げる問題が生
じている。
そこで遅延回路としてトランジスタ等の半導体
回路のスイツチング時間を利用すればLSI化で
き、この問題は解決できる。
回路のスイツチング時間を利用すればLSI化で
き、この問題は解決できる。
しかしながら第１図において各タツプ間をトラ
ンジスタ等の遅延素子で置き換えてLSI化を計る
ことは可能であるが、多数のタツプT10〜Ｔonは
依然として必要であり、また素子数も多いために
小型化が達成できないという欠点がある。本発明
の目的は上記欠点を解決するもので、この目的は
起動信号を受けて所定幅のパルス出力を作成する
起動回路と、複数のタツプを有する遅延回路と、
前記起動回路のパルス出力と前記遅延回路の任意
のタツプ信号をデイレイ間隔調整回路を介して遅
延させたパルス出力とを前記遅延回路に入力する
とともに、ループエンド信号を受けて動作を停止
するタイミング制御回路と、 前記起動回路のパルス出力および前記遅延回路
の各タツプに現れるパルス出力に基づいて、前記
遅延回路の最小遅延タツプにパルスが現れてから
ひきつづいて最大遅延タツプに現れるパルス終了
までの時間動作し、かつこの動作時間をそれぞれ
ずらした複数のタイミング選択回路と、 前記複数のタツプのうちいづれかのタツプに現
れるパルス信号と前記複数のタイミング選択回路
のうちのいづれかの出力信号とを組合せて入力す
る論理積回路とを備え、この論理積回路の出力よ
り所望の遅延パルスを取り出すことを特徴とする
タイミング作成回路により達成される。
ンジスタ等の遅延素子で置き換えてLSI化を計る
ことは可能であるが、多数のタツプT10〜Ｔonは
依然として必要であり、また素子数も多いために
小型化が達成できないという欠点がある。本発明
の目的は上記欠点を解決するもので、この目的は
起動信号を受けて所定幅のパルス出力を作成する
起動回路と、複数のタツプを有する遅延回路と、
前記起動回路のパルス出力と前記遅延回路の任意
のタツプ信号をデイレイ間隔調整回路を介して遅
延させたパルス出力とを前記遅延回路に入力する
とともに、ループエンド信号を受けて動作を停止
するタイミング制御回路と、 前記起動回路のパルス出力および前記遅延回路
の各タツプに現れるパルス出力に基づいて、前記
遅延回路の最小遅延タツプにパルスが現れてから
ひきつづいて最大遅延タツプに現れるパルス終了
までの時間動作し、かつこの動作時間をそれぞれ
ずらした複数のタイミング選択回路と、 前記複数のタツプのうちいづれかのタツプに現
れるパルス信号と前記複数のタイミング選択回路
のうちのいづれかの出力信号とを組合せて入力す
る論理積回路とを備え、この論理積回路の出力よ
り所望の遅延パルスを取り出すことを特徴とする
タイミング作成回路により達成される。
次に図面により本発明に詳細を説明する。
第３図、第４図は本発明の実施例によるタイミ
ング作成回路、第５図は第３図および第４図に関
する動作タイムチヤートを示す。図において１３
〜２５，５９，６０はナンド回路、２６〜３１は
インバータ、３２〜４１，６１はアンド回路、４
２〜４７はＤ型フリツプフロツプ（PSTはプリセ
ツト、RSTはリセツト、CLKはクロツク、Ｄは
データ入力、Qnは出力、QnはQnの反転出力であ
り、周知Ｄ型フリツプフロツプの機能動作を行な
う。） ４８〜５１はＪ−フリツプフロツプ（PSTは
プリセツト、CLKはクロツク、Ｊは入力、は
Ｋ入力の反転入力、Qnは出力、ｎはQnの反転
出力であり、周知のＪ−フリツプフロツプの機
能動作をする。）５２〜５８は遅延素子（トラン
ジスタ等糖で構成され周知ものである。）を示
す。
ング作成回路、第５図は第３図および第４図に関
する動作タイムチヤートを示す。図において１３
〜２５，５９，６０はナンド回路、２６〜３１は
インバータ、３２〜４１，６１はアンド回路、４
２〜４７はＤ型フリツプフロツプ（PSTはプリセ
ツト、RSTはリセツト、CLKはクロツク、Ｄは
データ入力、Qnは出力、QnはQnの反転出力であ
り、周知Ｄ型フリツプフロツプの機能動作を行な
う。） ４８〜５１はＪ−フリツプフロツプ（PSTは
プリセツト、CLKはクロツク、Ｊは入力、は
Ｋ入力の反転入力、Qnは出力、ｎはQnの反転
出力であり、周知のＪ−フリツプフロツプの機
能動作をする。）５２〜５８は遅延素子（トラン
ジスタ等糖で構成され周知ものである。）を示
す。
ここで、起動回路はナンド回路１３，１４，１
５，１６とインバータ２６とＤ型FF４２、ナン
ド回路１７とインバータ、遅延素子５２，５３か
らなる。タイミング制御回路はアンド回路３２、
ナンド回路１８，１９とＤ型FF４３からなる。
遅延回路はアンド回路３３，３４，３５，３６と
遅延素子５４，５５，５６からなる。タイミング
選択回路ＡはＤ型FF４４とＪ−FF４８、ナン
ド回路２１、アンド回路３７からなる。タイミン
グ選択回路ＢはＤ型FF４５とＪ−FF４９、ナ
ンド回路２２、AND回路３８からなる。タイミ
ング選択回路ＣはＤ型FF４６とＪ−FF５０、
ナンド回路２３、アンド回路３９からなる。タイ
ミング選択回路ＤはＤ型FF４７とＪ−FF５
１、ナンド回路２４、アンド回路４０からなる。
デイレイ間隔調整回路は遅延素子５７とインバー
タ３０，３１からなる。次に回路動作について説
明する。
５，１６とインバータ２６とＤ型FF４２、ナン
ド回路１７とインバータ、遅延素子５２，５３か
らなる。タイミング制御回路はアンド回路３２、
ナンド回路１８，１９とＤ型FF４３からなる。
遅延回路はアンド回路３３，３４，３５，３６と
遅延素子５４，５５，５６からなる。タイミング
選択回路ＡはＤ型FF４４とＪ−FF４８、ナン
ド回路２１、アンド回路３７からなる。タイミン
グ選択回路ＢはＤ型FF４５とＪ−FF４９、ナ
ンド回路２２、AND回路３８からなる。タイミ
ング選択回路ＣはＤ型FF４６とＪ−FF５０、
ナンド回路２３、アンド回路３９からなる。タイ
ミング選択回路ＤはＤ型FF４７とＪ−FF５
１、ナンド回路２４、アンド回路４０からなる。
デイレイ間隔調整回路は遅延素子５７とインバー
タ３０，３１からなる。次に回路動作について説
明する。
な第５図は第３図におけるCTMm＝TM4、Gn
＝G4とし、第４図における＊CYED（ループエン
ド信号、＊は反転信号）はCTMm＝CTM2、Gn
＝G4、＊Gn＝＊G3を用い、＊CEND（サイクル
エンド信号）はCTMm＝CTM4、Gn＝G4、＊Gn
＝＊G3を用い、TMAはCTMm＝CTM2、TMBは
CTMm＝CTM3を用い、TMCはCTMm＝CTM4
とした場合を示す。
＝G4とし、第４図における＊CYED（ループエン
ド信号、＊は反転信号）はCTMm＝CTM2、Gn
＝G4、＊Gn＝＊G3を用い、＊CEND（サイクル
エンド信号）はCTMm＝CTM4、Gn＝G4、＊Gn
＝＊G3を用い、TMAはCTMm＝CTM2、TMBは
CTMm＝CTM3を用い、TMCはCTMm＝CTM4
とした場合を示す。
イニシアルリセツト信号＊IRSTを“１”→
“０”→“１”と変化させることにより起動回路
のフリツプフロツプ４２のＱ端子は“０”、端
子は“１”になり、タイミング制御回路のフリツ
プフロツプ４３の端子は“０”になる。
“０”→“１”と変化させることにより起動回路
のフリツプフロツプ４２のＱ端子は“０”、端
子は“１”になり、タイミング制御回路のフリツ
プフロツプ４３の端子は“０”になる。
タイミング選択回路Ａのフリツプフロツプ４８
はCLK端子にクロツク“０”→“１”→“０”
が入り、このクロツク立上りでＪ−Ｋ端子の入力
“０”がセツトされてＱ端子は“１”になる。フ
リツプフロツプ４９，５０，５１のＱ端子は
“１”、端子は“０”になり、フリツプフロツプ
４４〜４７のＱ端子は“１”になる。
はCLK端子にクロツク“０”→“１”→“０”
が入り、このクロツク立上りでＪ−Ｋ端子の入力
“０”がセツトされてＱ端子は“１”になる。フ
リツプフロツプ４９，５０，５１のＱ端子は
“１”、端子は“０”になり、フリツプフロツプ
４４〜４７のＱ端子は“１”になる。
フリツプフロツプ４２のＱ端子が“０”でサイ
クルセツト信号０の反転記号（＊CSET0）が
“１”なのでナンド回路１５の出力は“１”とな
り、起動信SSTARTが“０”なのでナンド回路
１３の出力は“１”になる。
クルセツト信号０の反転記号（＊CSET0）が
“１”なのでナンド回路１５の出力は“１”とな
り、起動信SSTARTが“０”なのでナンド回路
１３の出力は“１”になる。
フリツプフロツプ４２の端子が“１”なので
起動保持信号STCYは“０”である。この時＊
CSET0およびサイクルセツト信号１の反転信号
（＊CSET1信号）は“１”となる。
起動保持信号STCYは“０”である。この時＊
CSET0およびサイクルセツト信号１の反転信号
（＊CSET1信号）は“１”となる。
またナンド回路２１〜２４の出力G1〜Gnは
“０”になりアンド回路３７〜４０は出力＊G1〜
＊Gnは“１”になる。またリターンクロツク信
号（CLKR）はTMCが“０”なので“０”とな
つている。
“０”になりアンド回路３７〜４０は出力＊G1〜
＊Gnは“１”になる。またリターンクロツク信
号（CLKR）はTMCが“０”なので“０”とな
つている。
ここでSTARTを“０”→“１”→“０”と変
化させると“０”→“１の変化がそのままSTCY
に現れSTCYは“０”→“１”となる。またこの
変化により＊CSET0および＊CSET1に“１”→
“０”→“１”のパルスを発生する。
化させると“０”→“１の変化がそのままSTCY
に現れSTCYは“０”→“１”となる。またこの
変化により＊CSET0および＊CSET1に“１”→
“０”→“１”のパルスを発生する。
次にに＊CSET0がナンド回路１４に入力さ
れ、ナンド回路１４の出力が“０”→“１”に変
化し、フリツプフロツプ４２のＤ端子の“１”が
セツトされフリツプフロツプ４２のＱ端子は
“１”になり端子は“０”となる。従つて＊
CSET0が立上つて“１”となると、ナンド回路
１５の出力は“０”となり、以後START信号を
受けなくなる。
れ、ナンド回路１４の出力が“０”→“１”に変
化し、フリツプフロツプ４２のＤ端子の“１”が
セツトされフリツプフロツプ４２のＱ端子は
“１”になり端子は“０”となる。従つて＊
CSET0が立上つて“１”となると、ナンド回路
１５の出力は“０”となり、以後START信号を
受けなくなる。
STCYは“１”の状態を保持する。また＊
CSET1が“１”→“０”→“１”と変化するこ
とでタツプCTMo〜TMmには遅延回路の遅延素
子５４〜５６の遅延時間に応じて順次“０”→
“１”→“０”のパルスが現れる。タツプCTM4
のパルスがTMC端子に入力されると、このパル
スは遅延間隔調整回路のインバータ３０、遅延素
子５７インバータ３１、タイミング制御回路のナ
ンド回路１８を通つて、ナンド回路１９に入力さ
れるので、再度タツプCTMo〜CTMmに遅延パ
ルスが現れ、ループ動作が繰返される。
CSET1が“１”→“０”→“１”と変化するこ
とでタツプCTMo〜TMmには遅延回路の遅延素
子５４〜５６の遅延時間に応じて順次“０”→
“１”→“０”のパルスが現れる。タツプCTM4
のパルスがTMC端子に入力されると、このパル
スは遅延間隔調整回路のインバータ３０、遅延素
子５７インバータ３１、タイミング制御回路のナ
ンド回路１８を通つて、ナンド回路１９に入力さ
れるので、再度タツプCTMo〜CTMmに遅延パ
ルスが現れ、ループ動作が繰返される。
また＊CSET0が“１”→“０”→“１”と変
化した時ラインは“１”→“０”に変化し、
TMA端子にCTM2パルスが“０”→“１”→
“０”と入力されるとラインは“１”→“０”
と変化する。
化した時ラインは“１”→“０”に変化し、
TMA端子にCTM2パルスが“０”→“１”→
“０”と入力されるとラインは“１”→“０”
と変化する。
この変化がG1および＊G1端子に現れ、と
ラインの“１”の部分が＊G1では“０”とな
り、G1では“１”となる。
ラインの“１”の部分が＊G1では“０”とな
り、G1では“１”となる。
次にTMB端子に１発目のCTM3が入力される
とラインは“０”→“１”と変化する。次に
TMC端子はCTM4が入力されるとタイミングリ
セツト信号の反転（＊TRST）は“１”→“０”
になりＤ型FF４４〜４７をリセツトする。ラ
インは“０”→“１”に変化する。以後、ラ
インは“１”の状態を保持し、TMB端子に何発
パルスが入つてもこの状態は変化しない。TMB
端子に入力されて１発目のパルスによりライン
の“０”状態をラインにシフトし、２発目に
TMA端子に入力されたパルスによりラインの
状態をラインにシフトし、、ラインの
“０”の部分が＊G2端子で“０”となり、G2端子
では“１”となる。以下同様にしてGn、＊Gnが
作成される。ループ動作を止めるにはCLKR信号
の“１”と重ならないように＊CYEDを“１”→
“０”→“１”と変化させ、これによりライン
が“０”になりタツプCTMo〜CTMmのパルス
は停止する。
とラインは“０”→“１”と変化する。次に
TMC端子はCTM4が入力されるとタイミングリ
セツト信号の反転（＊TRST）は“１”→“０”
になりＤ型FF４４〜４７をリセツトする。ラ
インは“０”→“１”に変化する。以後、ラ
インは“１”の状態を保持し、TMB端子に何発
パルスが入つてもこの状態は変化しない。TMB
端子に入力されて１発目のパルスによりライン
の“０”状態をラインにシフトし、２発目に
TMA端子に入力されたパルスによりラインの
状態をラインにシフトし、、ラインの
“０”の部分が＊G2端子で“０”となり、G2端子
では“１”となる。以下同様にしてGn、＊Gnが
作成される。ループ動作を止めるにはCLKR信号
の“１”と重ならないように＊CYEDを“１”→
“０”→“１”と変化させ、これによりライン
が“０”になりタツプCTMo〜CTMmのパルス
は停止する。
起動状態を保持していたSTCYは＊CENDが
“１”→“０”→“１”と変化することにより、
このパルスがフリツプフロツプ４２のCLK端子
に入力される。この時Ｄ端子は“０”なのでフリ
ツプフロツプ４２のＱ端子は“０”、端子は
“１”に変わり起動状態は解除される。ナンド回
路１５の出力は“１”となり、次のSTART信号
を受けることができる。
“１”→“０”→“１”と変化することにより、
このパルスがフリツプフロツプ４２のCLK端子
に入力される。この時Ｄ端子は“０”なのでフリ
ツプフロツプ４２のＱ端子は“０”、端子は
“１”に変わり起動状態は解除される。ナンド回
路１５の出力は“１”となり、次のSTART信号
を受けることができる。
取り出したいタイミングTMXの作成は３入力
ゲート以下の回路で行なうことができる。
ゲート以下の回路で行なうことができる。
例えばタツプCTMoに現れる第１発目のタイミ
ングパルスを取り出すにはG1と＊G2でCTM0を
ゲートし、CTMoの第２発目のタイミングパルス
を＊G2で禁止して、CTMoに現れる所望の第１
発目のパルスを取り出すことがでできる。
ングパルスを取り出すにはG1と＊G2でCTM0を
ゲートし、CTMoの第２発目のタイミングパルス
を＊G2で禁止して、CTMoに現れる所望の第１
発目のパルスを取り出すことがでできる。
同様に他のパルスについてもタツプCTMo〜
CTMの１個と、ゲートG1〜Gn、＊G1〜Gnの内
の２個のゲートとを組み合わせにより抽出するこ
とができる。
CTMの１個と、ゲートG1〜Gn、＊G1〜Gnの内
の２個のゲートとを組み合わせにより抽出するこ
とができる。
以上実施例に説明したように遅延回路をくり返
して動作させ、少なくともこの遅延回路の最小遅
延時間タツプに現れるパルスと最大時間タツプに
現れるパルスの間動作するゲート回路を設け、前
記遅延回路のタツプとゲート回路を組み合わせて
所望の遅延パルスを抽出するようにしている。
して動作させ、少なくともこの遅延回路の最小遅
延時間タツプに現れるパルスと最大時間タツプに
現れるパルスの間動作するゲート回路を設け、前
記遅延回路のタツプとゲート回路を組み合わせて
所望の遅延パルスを抽出するようにしている。
以上述べた構成であるから本発明のタイミング
作成方法では、従来の方法に比べてタツプと遅延
素子の数を大巾に減少させることが可能となり、
遅延素子として半導体等を使用すればLSI化も可
能となり装置の小型化が達成できる利点がある。
作成方法では、従来の方法に比べてタツプと遅延
素子の数を大巾に減少させることが可能となり、
遅延素子として半導体等を使用すればLSI化も可
能となり装置の小型化が達成できる利点がある。
第１図はLCを使用した電気遅延回路図例、第
２図は第１図に関する動作タイムチヤート、第３
図、第４図は本発明の実施例によるタイミング作
成回路、第５図は第３図、第４図に関する動作タ
イムチヤートを示す。 図において１〜３は駆動回路、４〜６は遅延線
路、７〜１２は終端抵抗、１３〜２５，５９，６
０はナンド回路、２６〜３１はインバータ、３２
〜４１，６１はアンド回路、４２〜４７はＤ型フ
リツプフロツプ、４８〜５１はＪ−フリツプフ
ロツプ、５２〜５８は遅延素子を示す。
２図は第１図に関する動作タイムチヤート、第３
図、第４図は本発明の実施例によるタイミング作
成回路、第５図は第３図、第４図に関する動作タ
イムチヤートを示す。 図において１〜３は駆動回路、４〜６は遅延線
路、７〜１２は終端抵抗、１３〜２５，５９，６
０はナンド回路、２６〜３１はインバータ、３２
〜４１，６１はアンド回路、４２〜４７はＤ型フ
リツプフロツプ、４８〜５１はＪ−フリツプフ
ロツプ、５２〜５８は遅延素子を示す。
Claims (1)
- 【特許請求の範囲】 １ 起動信号を受けて所定幅のパルス出力を作成
する起動回路と、複数のタツプを有する遅延回路
と、前記起動回路のパルス出力と前記遅延回路の
任意のタツプ信号をデイレイ間隔調整回路を介し
て遅延させたパルス出力とを前記遅延回路に入力
するとともに、ループエンド信号を受けて動作を
停止するタイミング制御回路と、 前記起動回路のパルス出力および前記遅延回路
の各タツプに現れるパルス出力に基づいて、前記
遅延回路の最小遅延タツプにパルスが現れてから
ひきつづいて最大遅延タツプに現れるパルス終了
までの時間動作し、かつこの動作時間をそれぞれ
ずらした複数のタイミング選択回路と、 前記複数のタツプのうちいづれかのタツプに現
れるパルス信号と前記複数のタイミング選択回路
のうちのいづれかの出力信号とを組合せて入力す
る論理積回路とを備え、この論理積回路の出力よ
り所望の遅延パルスを取り出すことを特徴とする
タイミング作成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8387078A JPS5510684A (en) | 1978-07-10 | 1978-07-10 | Timing generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8387078A JPS5510684A (en) | 1978-07-10 | 1978-07-10 | Timing generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5510684A JPS5510684A (en) | 1980-01-25 |
| JPS6238728B2 true JPS6238728B2 (ja) | 1987-08-19 |
Family
ID=13814689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8387078A Granted JPS5510684A (en) | 1978-07-10 | 1978-07-10 | Timing generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5510684A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206947A (en) * | 1981-06-15 | 1982-12-18 | Fujitsu Ltd | Controlling circuit for starting signal |
| JPS60209012A (ja) * | 1984-03-28 | 1985-10-21 | Toray Ind Inc | ポリエステル繊維の製造方法 |
| JP2564646B2 (ja) * | 1989-03-27 | 1996-12-18 | ユニチカ株式会社 | ポリエステル繊維の製造方法 |
-
1978
- 1978-07-10 JP JP8387078A patent/JPS5510684A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5510684A (en) | 1980-01-25 |
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