JPS5871706A - 半導体規準電圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は第１の差動増幅器と、第１の差動増幅器の入力
端子を発生するための第１お上び第２の回路網とを含む
半導体規準電圧回路に関する。

半導体集積回路では所定の電圧レベルを与えるために電
源あるいは規準電圧回路が必要となることが多い。しか
し実際の電圧レベルが、これら規準回路によって与えら
れるときには、その回路が集積化されている半導体の本
体の温度変動や回路の電源の電圧変動によって、変動す
る傾向がある。一方アナログ・ディジタル変換器やディ
ジタル・アナログ変換器の半導体技術においては、例え
ば、０、００５ボルト以下にしか変動しない規準電圧を
持つことが望まれる。従って、温度および電源の変動に
対して規準回路を安定化する手段を構しなければならな
い。

バイポーラもしくは相補ＭＯＳ　（Ｃ−ＭＯＳ　）技術
で安定な規準を得るためには、一般にツェナーダイオー
ドの逆ブレーク′ダウン現象に関連した電圧かバンドギ
ャップ規準回路によって与えられる電圧のいずれかを使
用する。

このようなバンドギャップ規準回路については、ポール
Ｒ、グレイおよびロバートＧ、メイヤのアナログ集積回
路の解析と設計の頁２４９−２６１［記述サレテいル。

Ｎ−ＭＯＳ　（ｆなわちＮ−チャネル）技術では（これ
はＰ−型の半導体基板を用いる）上述した電圧規準はい
ずれも実現できない。これについては１９７８年１月１
０日のトベイの米国特許４、０６８．１３４　’に参照
されたい。詳しく述べれば、Ｎ−ＭＯＳではすべてのＰ
Ｎ接合は回路が集積化された半導体チップで利用できる
最も高い逆電圧に耐えるように設計され、従って、これ
らの接合を逆ブレークダウンに駆動することは容易では
ない。

Ｎ−ＭＯＳではＰ型の基板はシステムの最も負の電圧に
接続され、常に順バイアスされた接合を持つという要求
は容易には実現できないから、周知のバンドギャップ規
準回路はこのようなＮ−ＭＯ８回路では必要となる常に
順バイアスされた接合は容易には得られないことになる
。従って、Ｎ−ＭＯ８技術で逆ブレークダウンのツェナ
ーあるいはバンドギャップ規準回路を実現するには追加
の金がかかる組立工程を必要とし、これによってＮ−Ｍ
Ｏ３技術の経済的利点が失なわれることになる。

本発明が目的とするところは、従って、温度変化に対し
て比較的安定しており、Ｎ−ＭＯ８集積回路を含む集積
回路の組立ておよび動作上の要求と整合した方法で、組
立て動作できる規準電圧を提供することにある。

本発明に従えば、この問題は第１の差動増幅器に対する
入力を発生するための第１および第２の回路網を含む半
導体規準電圧回路において、第１および第２の回路網の
各々は・第１および第２の出力端子を有するトランジス
タを含み、第１の出力端子は第１のクロック付きの電圧
源に接続されておシ、第２の出力端子は第２のクロック
付きの電圧源と第２の差動増幅器の第１の端子の両方に
接続されており、規準電圧源は第２の差動増幅器の第２
の端子に接続されており、第２の差動増幅器の出力は第
１の差動増幅器の入力に結合されたことを特徴とする半
導体規準電圧回路にキ゛って解決される。

本発明に従えば、規準電圧（Ｖ　　　）はＩＥＦ 対の別々の回路網（第１図の１０．１０’。

第４図のＩ　Ｇｏ、１００’　）の差動増幅器の出力端
子（１１，１１’　）で発生された電圧（”１　＋　ｖ
ｌ　　）の重み付き差動増幅（第３図の３０）として与
えられる。この回路網（例えば、１０あるいは１００）
の各々はそのエミッタが第１のクロック付き電圧源（Ｃ
１゜Ｃ２，Ｍ、、Ｍ２．Ｍ、）に接続され、そのコレク
タが第２のクロック付き電圧源（Ｃ３゜Ｃ４１Ｍｓ　、
　Ｍ４　）に接続され、差動増幅器（Ａ、）の第１の入
力端子（＋）に対して出力を与える半導体トランジスタ
装置（Ｔ１　）のベース・エミッタ間接合を含んでいる
。差動増幅器（Ａ、）の出力端子（１２）は、該差動増
幅器（Ａ、）によって該第１のクロック源に対して電圧
が供給されるように第１のクロック付き電圧源の入力端
子に接続されている。電源ｖＤＤ　　からｖＲＥＦを分
離した有利な実施例（１００）においては、その第１の
入力端子（＋）、から逆極性にある該差動増幅器（ＡＩ
　）の第２の入力端子（−）は、また該差動増幅器（Ａ
、）の電源電圧であるところの第３の電圧源（Ｃ，、Ｃ
，、Ｍ６．Ｍ７゜ＭＳ　、　ＭＱ　）の出力を受信する
ように接続されている。重み付き増幅（３０）の重み係
数を適切に選択することによって、結果として得られる
規準電圧（ｖＲＥＦ）は温度変動に対して比較的安定で
あるようにすることができる。

第１図は第１のノード１１に第１の電圧ｖ１を生ずる第
１の回路網１０を示しているＯ第２の回路網１０′は、
以下に詳述するように種々の素子の一部あるいはすべて
に異るパラメータを選択する以外第１の回路網１０と同
等なものであるが、第２のノード１１′　（第３図）に
第２の電圧ｖ、′を発生する。これらの第１および第２
のノード１１および１１′は本発明に従って、所望の電
圧規準ｖＲＥＦを発生する電圧規準回路４０の重み付き
差動増幅器３０（第３図）の人力ノードとなる。

この重み付き差動増幅器３０は典型的には差動増幅器Ａ
Ｆｔ−重み付はコンデンサｃ、　ｌ　Ｃ８＋Ｃ，、Ｃ，
。と組合せることによって典型的に形成される。これら
のすべてのコンデンサはＭＯＳコンデンサとするのが有
利である。

第１図にさらに示すように、ＭＯＳスイッチ素子Ｍ＋　
、Ｍ３およびＭ、は、Ｎ−ＭＱ８の技術で通常使用され
るように、くシかえされる正の電圧パルスの間にこれら
の素子を周期的にオンとする第１のクロックパルスφ。

（第２図）によって制御される。ＭＯ８ＦＥＴスイッチ
素子Ｍ２およびＭ４は第２のクロックパルス系列φ２に
よって制御されるが、これは後者のスイッチ素子を周期
的にオンとし、その位相の間第１の系列φ１は素子Ｍ、
、Ｍ。

およびＭ、をオフとするようになっている。

そのベースが接地されている（零の基板バイアス電圧レ
ベルになっている）バイポーラトランジスタＴ、め高電
流のコレクタ・エミツタ路はノード１５．１４間に接続
されている。

ノード１５はＣ，、Ｃ２，Ｍ、、Ｍ２によって形成され
る第１のクロック付き電圧源の出力端子であり、一方ノ
ード１４はＣ３＋　Ｃ４＋Ｍ３．Ｍ、によって形成され
る第２のクロック付きパルス源の出力端子である。この
トランジスタＴ、はベース・エミッタ電圧ｖＢＥ’がス
レショルドｖＢＥ、ｔｈ　　を越えたとき、例えばシリ
コン半導体の通常の場合にはエミッタが一〇、６ボルト
以上負のときに、オンとなって、エミッターコレクタ間
の電流を生ずる。差動増幅器Ａ、の正の極性の入力端子
（＋）はノード１４に接続されており、一方この増幅器
Ａ、の出力端子はノード１１に接続されている。

増幅器Ａ、は演算増幅器の型、すなわち非常に高い入力
インピーダンスと高利得を持つようにしておくのが有利
で、これは典型的には５から２０あるいはそれ以上の増
幅率を持っている。電圧分割器抵抗Ｒの出力端子１３゜
は差動増幅器Ａ１の負の極性の入力端子（−）に対する
入力として電源ｖＤＤに所定の係数を乗じたものである
入力端子ｖＲを与える。

典型的には増幅器Ａ、はＭＯＳＦＥＴのソースフォロワ
増幅器であり、この増幅器のＭＯ８ＦＥＴ素子は、ＭＯ
３ＦＥＴＯ３ＦＥＴ素子間６、バイポーラトランジスタ
Ｔ１およびＭＯＳコンデンサＣ７・・・Ｃ８と共に集積
回路技術では周知の方法に従って単一の半導体結晶中に
集積化するのが有利である。正しい動作のためには、Ｃ
４はＣ３よりはるかに大きく、例えば１００倍あるいは
それ以上にしておくのが有利である。

トランジスタ素子Ｍ、、Ｍ３およびＭ５が第１のクロッ
ク系列φ１によってオンとなり素子Ｍ２およびＭ４が第
２のクロック系列φ２によってオフとなった動作位相の
間では、コンデンサＣＩの上面の電極（Ｍｌ　とＭ２の
間のノード１７に接続されている。）は電圧■１にあり
、その下面の電極は接地されている。

このときＣ８の上面と下面の電極はそれぞれ±Ｃ，Ｖ、
に等しい電荷を担い、一方コンデンサＣ２についてはそ
の両方の電極が接地されているから、これらの電極は完
全に放電されている。従ってコンデンサＣ３の上面の電
極は電位ｖＤＤにあり、一方Ｃ４の上面の電極（ノード
１４に接続されている）はバイポーラトランジスタＴ１
のベース・エミッタ間の電圧がＯで、トランジスタＴ、
はオフになっているから、電気的に浮いた状態になる。

従ってＣ３の上面の電極はＣ３””Ｃ３Ｖ［）ｌ）　　
に充電されることになる。この位相の間では、差動増幅
器Ａ、の高利得βのためにＶ１４がＶＲと大幅に異るこ
とはできないから、ノード１４の電圧ｖ、４とノード１
３の電圧ｖＲはほとんどちがわないことになる。

次に続く位相では第１のクロックφ、は素子Ｍ、、Ｍ３
およびＭｓｋオフとし、一方第２のクロックφ２は素子
Ｍ３およびＭ、をオンとする。従って、Ｍ２とＭｌの間
のノード１７は接地され、一方Ｃ２の上面の電極（ノー
ド１５および１６に接続されている。）は接地からＭ、
によって切断される。従って、はじめにＣ１上にあった
電荷Ｃ，Ｖ１はＣ２の上面の電極の電荷がｑ２に等しい
ように分配される。ここで Ｑ　２　　＝−ＶＩＣＩ　Ｃ２／　（Ｃ１＋Ｃ２）　　
　　（１）である。従って、ノード１６　（Ｃ，とＣ２
の間）の電圧ｖ１６ば ■、６＝ｑ２／Ｃ２すなわち Ｖ　＋ａ＝　　Ｖ＋　ＣＩ　／　（ＣＩ　”Ｃ２）　　
　　　（２）に等しくなる。

従って、もしｖＸ６がＴ、のベース・エミッタスレショ
ルドであるｖＢＦ、、ｔｈｌ　　より負であれば、トラ
ンジスタＴ、を通して正の電荷ｑ。

が流れる。この電荷ｑ、はＴ１のエミッタからノード１
６に流れ、従って電荷αｑ、はノード１４の０４の上の
電極からＴ、のコレクタに転送される。ここでαはＴ、
の収集効率であり、通常は１に近い。従って（φ２のオ
ンの位相の関にはノード１６から接地を見て、コンデン
サＣ２と０２は並列になっている力）ら）ｖ１６がｖＢ
Ｅ−ｔｈより負であれば、この電荷αｑ、は αｑ＋　＝　（ＶＢＥ、Ｂ、　ＶＩ６）（Ｑ　＋Ｃ２）
　　　（３）となる。一方他の電荷ｑ４はＭ４を通して
Ｃ３からＣ４に転送され、この電荷はＣ３はＣ２よりは
るかに小さいから、大きさ ｑ４　＝　Ｃｓ　（ＶＤＤ　　　ＶＩ４　）で近似する
ことができる。ノード１４における電圧は増幅器Ａ１の
高利得およびＣ１とＴ１を通してＡ１に戻る全体として
の負帰還のためにノード１４の電圧は本質的にｖＲに等
しくなる。従ってこの電荷ｑ３は本質的に ｑ　４　＝　Ｃ３（ＶＤＤ　　ＶＲ）　　　　　　　　
（４）に等しい。平衡状態では、ノード１４における電
圧は電荷αｑ１とｑ４の転送には影響されない。従って
αＱ＋＝α４、すなわち平衡状態では α（ＶＢＥ、Ｂ、　”＋６）（ＣＩ”Ｃ２）＝Ｃ３（Ｖ
ＤＤ　ＶＲ）　　（５）となる。Ｖ　＋ａ　ｋ式（２）
で与えられるその値で置・換して、平衡状態では ａｖＩＣ＋＋ａｖＢＥ−ｔｈ（ｃ、＋ｃ２）＝Ｃ３（Ｖ
ＤＤ−ｖＲ）（６）となる。■、につぃて解けば、平衡
状態では”　＝”Ｂ　Ｅ−ｔ　ｈ　（Ｃ’＋　”Ｃ２）
／Ｃ＋　＋　（ＶＤＤ　ＶＲ）　Ｃ３／ａ　ＣＩ　　（
７）となる。従って第１・の回路網１ｏで発生される第
１の電圧ｖ１は式（７）で与えられる平衡状態の値に漸
近する。これに対して、第２の回路網１０′　（それぞ
れのパラメータの値の一部あるいは全部が異る以外は第
１の回路網１０と類似している）によって発生される第
２の電圧ｖ１′　（第３図）は Ｖ＋　’　＝ＶＢｇ　、　ｔｈ（ｃ、’＋ｃ　：　）／
Ｃｊ　＋（ＶＤＤ−ｖ／Ｒ）　Ｃ：　／ａ’Ｃ；　（８
）に漸近する。ここで第２の回路網１０′でダッシュを
付けた素子は、第１の回路網１ｏの中の対応するダッシ
ュを付けない素子と同様の位置にあって接続されている
素子についての値を示している。両方の回路網１０．１
０’で平衡状態が実現した後では、重み付き差動増幅器
３０には式（７）で与えられるＶ、の入力がノード１１
に、式（８）で与えられるＶ（の入力がノード１１′に
与えられることになる。

クロック付きトランジスタＭ１ｏおよびＭｌｌは増幅器
ＡＦを周期的にリセットするためにＣ８とＣ９を周期的
にリセットする。所望の規準Ｖ　　、は次の関係に従っ
て増幅器ＡＦＥＦ の出力端子に与えられる。

ＶＲＥＦ’＝　ａＶ、−ｂＶ１′−Ｖ。、（９）ここで
Ｖ　は増幅器ＡＦのオフセット電圧で　Ｓ あり、 ａ””　Ｃ？　（ｃｏ　＋ＣＩＯ）／ＣＩ。（Ｃ？”（
４）　　　　’　（ＬＯ）ｂ　”　Ｃｏ　／　Ｃｔｏ　
・（１１）である。

もし必要であるなら、トランジスタＭｌｏとＭｌ、のオ
ンの位相の間に補助コンデンサをｖｏｓまで充電し、次
にこのコンデンサをノード２２（Ｃ７とＣ８の間）と増
幅器ＡＦの正の入力端子の間に接続するような周知のオ
フセット相殺手法によって、オフセットＶ　をＳ 除くことができる。

第１の回路網１０（第１図）の種々の要、氷のパラメー
タの値は、一般に回路網１０’の対応する要素の値と異
っている。特に、第２の回路網１０′のバイポーラトラ
ンジスタＴ（のベース・エミッタ電圧は、以下に詳しく
述べるように第１の回路網１ｏの対応するバイポーラト
ランジスタＴ、のそれに比べて、少なくともわずかに異
っている。もちろん種々のスイッチングトランジスタ素
子Ｍ１・・・Ｍ、とＭＩ′・・・Ｍ、′は同一のパラメ
ータのもので良い。またＶＲＥＦの所望の値はトランジ
スタＭ、ｏおよびＭｌｌがオフのときだけ増幅器ＡＦ　
の出力端子に現われ、これらのトランジスタがオンであ
るときにはＡＦの出方は０に等しいから、ＶＲオを定常
的に（直流として）出力するには、周知のサンプル・ホ
ールド手法を使用すべきであることも理解されるであろ
う。

・第４図は第３図の回路の中の回路網１０あるいは１０
′　（あるいは両方共とすることが望ましい。）の代替
として使用できる回路網１００を示している。この回路
網１００は差動増幅器Ａ、の負の入力端子（−）に対し
てｖＲヲ供給するために素子Ｃ・５　、　Ｃ６，Ｃ８Ｍ
。

Ｍ６．Ｍ７．Ｍ、およびＭ、それに抵抗４３を追加した
ーすべて回路網１０における電圧分割器Ｒの代り、−回
路網１０と類似している。従づて有理な実施例において
は、回路網１００は回路３０の回路網１０に代り、一方
パラメータの値を除いて回路網１００と同様に構成され
ている回路網１００′が回路網１０′に置換される。追
加した素子Ｃ５＋Ｃ，、Ｃ８Ｍ、　Ｍ６．　Ｍ７．　Ｍ
８およびＭ、はｖＤｏ　　の値とは独立に増幅器Ａ１の
負の入力端子に対して電圧ＶＲを与えるための第３の電
圧源手段を回路網１００中で形成し、従って窮極的な出
力Ｖ　　（第３図）がｖＤＤ　　のＥＦ その時の値に依存するようになることを防止する。追加
された抵抗素子４３は典型的にはマイクロアンペアの１
／１ｏ　　程度の初期（始動）電圧を与え、■、の値と
回路のパラメータ、たよって決まる１ポルトあるいはそ
れ以上の初期電圧をノード１４に与えるためにｖＤＤの
電源からノード１４への便利な電流を与える。

いずれにせよ、素子４３の抵抗値はトランジスタＴ、の
動作時のコレクタ電流の数チの電流を与えるように選択
されている。

コンク９６３Ｍ１ｌＳ１．第３の電圧手段”５ｔＣ６、
Ｍｅ　、Ｍ？　、ＭｅおよびＭｏの出力端子４２で生じ
た人力電圧を平滑化するために回路網１００に入れられ
ている。この電圧ＶＲはコンデンサＣ６およびＣ６によ
る電荷分割による（Ｖｔの）電圧分割によって供給され
る。もつと詳しく述べれば、φ２がトランジスタＭ６を
オンとしたとき、コンデンサＣ３はＶｌに充電され、一
方コンデンサｃ６はトランジスタＭｏ全通して接地に対
して放電される０次にφ１がトランジスタＭ７およびＭ
８をオンとしたときに、コンデンサＣ５とＣ６は接地と
差動増幅器Ａ、の負の入力端子の間に並列に接続される
。従って、このＡ１の負の入力端子に供給される電圧Ｖ
ＲはｖＲ””　Ｖｔ　−Ｃｓ　／　（Ｃ５”Ｃ６）　　
　　　　　（１２）に等しい。

ｖＲを発生する方法を除けば、あらゆる点で、回路網１
００は回路網１０について先に説明したのと同様に動作
する。しかし、回路網１００においては、電圧Ｖ、は次
のような式（７）の変形によって与えられる。

＋　　　　ＢＥ、１Ｂ、（Ｃ＋＋Ｃ２）／Ｃｔ＋（Ｖｔ
”Ｒ）Ｃｓ／αｃｔ　　　（１３）ここで式（１２）の
ｖＲの値を使う。

”＋　＝”Ｂ　Ｅ　、（ｈ（ＣＩ　＋Ｃ２）／ＣＩ　＋
ＶＩ　ＣａＣｓ／ｃｌ　Ｃ１（Ｃ５＋　Ｃ６）あるいは ｖｌ：ｍｖＢＥ−ｔｈ（１４） また あるいは 同様に回路網１０′では ■１′＝ｍ′ｖ′ＢＥ、ｔｈ（１６） また これに対して、（回路網１００および １００′のトランジスタＴ、および’ｒ、’　）の対応
するベース・エミッタスレショルド電圧ｖＢＦ、、ｔｈ
とＶ／　　、　　はそれ自身で温度に依Ｅ　　ｔｈ 存するから、■、とＶ　、　／　　は温一度の関数であ
る。ベース・エミッタ電圧はそれぞれのベース・エミッ
タ接合の順方向ダイオード電圧降下に等しく、バイポー
ラトランジスタＴ１およびＴ、／のそれぞれの電流密度
ＪおよびＪ′と同一である。従って、次式を示すことが
できる。

Ｖ　　　ａＶｌ　ｂＶ１’＝ａｍＶＢＥ、　ｔｈｂｍ’
Ｖ’　ＢＥ　、ｔｈＥＦ− ここでａとｂは式（１０）と（１１）によって与えられ
る重み係数であり、ｖｏｓは無視しているＯさて、ベー
ス・エミッタスレショルド ｖＢＥ、ｔｈと”’ＢＥ、ｔｈ　　は温度の関数であり
、式（１８）では室温（動作温度）におけるその値を使
用すべきである。従ってａｍとｂｍ’の条件は次のよう
になる ここで ｖ、、、　＝　ｈｖｘｏ（２１） であり、■　、　の室温から絶対零度に線形Ｅ　　ｔｈ 外挿した値であシ、これはまたｖＢＥ−ｔｈと同一の外
挿値を持つ”ＢＥ−ｔｈＯ値でもある。シリコンの場合
にはｖｘｏは約１．２ボ、ルトに等しい。適切な整合と
半導体の面積の節約のために、ａとｂの値は共に約１０
０以下である。

ｖＢＥ−ｔｈとｖ／　　、　　は温度の関数Ｅ　　ｔｈ ｖＢＥ−ｔｈ（τ）’　　”’ＢＥ、ｔｈ（τ）　　で
ある。Ｔ＝Ｔｘ（例えばＴｘ＝室温）からＴ＝Ｏ°ｋに
向けてＶＢＥ、ｊｈ（ｒ）とｖ’ＢＥ　、ｔ　ｈ（τ）
　　を線形に外挿スレハ、これらの線形に外挿した値は
Ｖ　で表わしたＯ のと同一の値になることがわかる。電流密度が高いほど
次の関係 ｖＢａ−ｔｈ−ｖ′Ｂｇ−ｔｈ＝（ｋＴ／ｑ）Ｉｎ（Ｊ
／、ｒ’）　　　（２２）に従ってベース・エミッタ電
圧は高くなるから、トランジスタＴ１とＴ、／で異る電
流密度を用いることによって、回路網１００および１０
０′のトランジスタＴ１およびＴ、／の室温におけるベ
ース・エミッタ電圧の差 （Ｖ　　　　−ｖ’ ＢＥ−ｔｈ　　　ＢＥ、ｔｈ　）が得られる。これらの
電流密度ＪおよびＪ′は回路網１０について上述しだ式
（４）によって与えられるコレクタ・ベース電荷転送ｑ
４に比例する。回路網１００については、このコレクタ
・ベース電荷ｑ４は次式で与えられる。

ｑ＜　＝Ｃ３（Ｖ＋　−Ｖ　）＝Ｃ３Ｖ１　／（１＋Ｃ
，／Ｃａ　）　　　　　（２３）トランジスタＴ１の電
流密度Ｊはｑ４に比例シ、トランジスタＴ、のベース・
エミッタ接合面積Ａに比例するから、式（２２）に従っ
て、ベース・エミッタスレショルドＶＢＥ、ｔｈと”Ｂ
Ｅ、ｔｈは１ボルトの１／１０　　程度具るようにする
ことができ、さらにＣＩ　”　ＣＩ’　＋Ｃ４＝”４’
　＋　ｃ、　”Ｃ５’　ｒ　ｃ６＝＝（６’に保ちなが
ら、Ｔ１とＴ１／のベース・エミッタ接合領域の比（Ａ
’／Ａ）を１とは大幅に変える（しかし適切な設計では
１００を越えないように）することができる。逆に、こ
のＡ／Ａ’の比を１に保ち、コンデンサの容量の比を適
切に選択したシ、あるいは接合面積の比と容量の比を同
時に適切な値に選択し、全体のデバイスの面積を最小に
するようにしてもよい。

これに対して、ｖｌは本質的にｖＤＤより小であるから
（第１図、間接的には第４図）、式（１４）からｍの値
はＶ　　／ｖ　　、　　　より小さＤＢＥｔｈ く選択するべきである。さらにｖＤＤは通常は約５ボル
トでありＶ　、　は約０．６ボルトＥ　　ｔｈ （適切な電流密度は、室温ではこれから０．、ｆボルト
以内しか変動しない。）であるから、ｍの値は約５　／
　０．６　＝　８以下に選択するべきである。同様にｍ
′も約０．８より小さい値に選択するべきである。ｍと
ｍ′の値をある便利な値（８以下）に等しいように設定
すると、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ６，Ｃ６の間
に条件（式１５）が決められ、コンデンサＣ１′、Ｃ２
′、Ｃ３′、Ｃ６′、Ｃ６′の間に条件（式１７）が決
められる。これらの条件は共にコンデンサをＣ，＝Ｃ２
＝Ｃ３＝Ｃ６＝Ｃ６、ＣＩ′＝Ｃ２′＝Ｃ８′＝Ｃ６′
＝Ｃ６′に選択することによって容易に満足され、この
場合には式（１５）および（１７）からｍ　＝　４α／
（２α−１）９ｍ′＝４α／／（２α′−１）となり、
ここで（トランジスタＴ１およびＴ□′の）αおよびα
′はほぼ１に等しく、このときにはｍおよびｍ′は共に
４に等しい。

一例として、約１．２ボルト（もしオフセットが存在す
るとするとその値Ｖ　よシ小さい）Ｓ の規準電圧Ｖ　　を得るためには、式（２１）に従って
、ｖｘｏはシリコン技術では約１．２ボルトであるから
、ｈ＝１となる。ｖＢＥ、ｔｈとＶ／　　、　　は共に
約０．６ボルト（シリコンで適Ｅ　　ｔｈ 切なベース・エミッタ接合面積ではこれから０．１ボル
ト以内）であるから、ａは約１００以下で、ｍはほぼ４
に等しいという条件から、式（１９）および（２０）に
従ッテ、ｖＢＦ、、ｔｈ−”ＢＥ、ｔｈは約０．６／４
Ｘ１００すなわち０、００１５ボルトよシ大きくするべ
きである。

従って式（２２）から１ｎ（Ｊ／Ｊ’）は室温（約３０
０°ｋ）で０．００１５１０．０２６　＝０．０６より
大きくするべきであシ、従ってベース・エミッタ電流密
度比そのもの（Ｊ　／　Ｊ’）は室温で約ｅｘｐ　（０
，０６）すなわち約１．０６より犬とするべきである。

ａｍとｂ　ｍ　／の所要の値は、このとき式ケ９）およ
び（２０）から計算することができ、最終的にａとｂは
ｍ＝ｍ’＝４という選択から計算することができる。

同様に約６ボルトの規準値、すなわち ｈ＝５の場合には、ｖＢＥ、ｔｈ　　　　ＢＥ−ｔｈ　
　は＋　ｙｌ ５Ｘ０．６／４Ｘ１００＝０．００７５より犬とすべき
であり、室温でＡｎ　（Ｊ　／　Ｊ’）　　は約０．０
０７５１０．０２６＝Ｏ１２９より犬とすべきであり、
従って室温で（Ｊ／Ｊ’）は約ｅＯ，２９すなわち約１
．３３より犬とするべきである。

回路網１０あるいは１００のＭＯＳＦＥＴのすべてはＮ
チャネルのトランジスタ素子でも良く、あるいはＰチャ
ネルの素子でもよい。

通常の半導体集積回路技術に従って、全体の規準電圧回
路４叶を単一のシリコン基板上に集積化することができ
る。

以上本発明について特定の実施例について詳細に述べて
来だが、本発明の範囲を逸脱することなく種々の変型を
行なうことができる。

例えば、Ｍ３とＭ４を制御するφ１とφ２（第１図ある
いは第４図）は入替えることができ、同様にＭ７とＭａ
（第４図）をφ２によって制御し、ＭａとＭ、をφ、に
°よって制御してもよい。またＭｌｏとＭ、１はφ１の
代シにφ２　（あるいは他の適切な周期的クロック）に
よって制御するようにしても良い。

【図面の簡単な説明】

第１図は本発明の特定の実施例に有用な第１の電圧（ｖ
ｌ　）を発生するだめの電気回路網の説明的回路図； 第２図は第１の回路網の動作に有用なりロック電圧の位
相の系列を示す図； 第３図は本発明に従って規準電圧を発生するだめの回路
図； 第４図は本発明の特定の有利な実施例に有用な第１の電
圧（Ｖ、）を発生するための電気回路の説明的回路図で
ある。 〔主要部分の符号の説明〕 第１の差動増幅器・・・・・ＡＦ 第１の回路網　・・・・・・・・・１０第２の回路網　
・・・・・・・・・・・・・・・・１０′入カ電圧　・
・・・・・・・・・・・・・・・川・・・Ｖ　１．　Ｖ
　１’トランジスタ・・・・川・・・・・・・・・・・
Ｔ１第１のクロック付き手段の入力　・・・・・１８第
１のクロック付き電圧源　・・・・・・・・Ｃ，、Ｃ２
Ｍ、　　、　　Ｍ２ 第２のクロック付き電圧源　・・・・・・・・Ｃ３、Ｃ
４Ｍ３　、Ｍ。 第２の差動増幅器　・・・・・・・・・・・Ａ。 規準電圧源　・・・・・・・山・・・・・自・・・ｖＲ
第３の電圧源手段　・甲・川・・・Ｃ，、Ｃ６Ｍ６　、
　Ｍ７．　Ｍ８．　Ｍ。 第２の差動増幅器の出力端子　・・・・・・・１２第３
の電圧源手段の入力端子　・・・・・・・４１第３の電
圧源手段の出力端子　・・・・・・・　４２Ｆ／Ｇ、２

Claims (1)

1. 【特許請求の範囲】 １、第１の差動増幅器、及び該第１の差動増幅器に対す
   る入力電圧を発生するだめの第１および第２の回路網を
   含む半導体規準電圧回路において、 第１および第２６の回路網の各々は第１および第２の出
   力端子を有するトランジスタを含み、第１の出力端子は
   第１のクロック付き電圧源に接続され、第２の出力端子
   は第２のクロック付き電圧源と第２の差動増幅器の第１
   の端子（＋）に、接続され、第２の差動増幅器の第２の
   端子（−）に接続された規準電圧源を含み、第２の差動
   増幅器の出力は第１の差動増幅器の入力に接続されたこ
   とを特徴とする半導体規準電圧回路。 ２、特許請求の範囲第１項に記載の回路において、 トランジスタはバイポーラトランジスタであり、第１の
   出力端子はエミッタ端子であり、第２の出力端子はコレ
   クタ端子であることを特徴とする半導体規準電圧回路。 ３、特許請求の範囲第２項に記載の回路において、 第２の差動増幅器の出力は第１のクロック付き手段の入
   力に結合されていることを特徴とする半導体規準電圧回
   路。 ４、特許請求の範囲第３項に記載の回路において、 Ｍ３の電圧源手段の入力端子は第２の差動増幅器の出力
   に接続され、その出力端子は該差動増幅器のＭ２の入力
   端子（−）に接続されていることを特徴とする半導体規
   準電圧回路。 ５、特許請求の範囲第３項に記載の回路において、 ｖＢＦ、、ｔｈとＶ’　　、　　とｅ［１および第Ｅ　
   　ｔｈ ２の回路のバイポーラトランジスタの室温におけるベー
   ス−エミッタ接合スレショルド電圧とし、ｖｘｏを室温
   から絶対０度への第１のトランジスタのベース−エミッ
   タスレショルド電圧の線形外挿値、ｈを ｖＲＥＦ／ｖ　　　の比％ｍをＶ、／Ｖ　　、　　ノ比
   。 ｘｏ　　　　　　　　　ＢＥ　ｔｈ １′をｖｌ′／ＶＢＥ′・ｔｈノ比、ｖ＋’トｖ１′ｔ
   ！：を第１の差動増幅器の入力端子として、第１の差動
   増幅器は を近似的に満足する重み付は係数ａ及びｂによって重み
   付けられていることを特徴、とする半導体規準電圧回路
   。