JPS6221447B2 - - Google Patents
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- JPS6221447B2 JPS6221447B2 JP55042081A JP4208180A JPS6221447B2 JP S6221447 B2 JPS6221447 B2 JP S6221447B2 JP 55042081 A JP55042081 A JP 55042081A JP 4208180 A JP4208180 A JP 4208180A JP S6221447 B2 JPS6221447 B2 JP S6221447B2
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- transistor
- input terminal
- current
- electrode
- signal input
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- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/74—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of diodes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
Landscapes
- Electronic Switches (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は信号入力端子、信号出力端子および切
替入力端子と、第１トランジスタと、整流半導体
接合部を有するスイツチング素子とを具え、前記
第１トランジスタのエミツタ電極は前記信号入力
端子に接続し、ベース電極は該第１トランジスタ
を随意ターン・オンまたはターン・オフさせるた
めに切替入力端子に結合させ、コレクタ電極は電
流シンクに接続し、前記スイツチング素子を信号
入力端子と信号出力端子との間に設け、第１トラ
ンジスタがカツト・オフされる際には該スイツチ
ング素子が信号入力端子に供給される電流を伝導
するようにし、前記スイツチング素子を定電位点
に結合させて、第１トランジスタのターン・オフ
による前記スイツチング素子の導通期間中は、第
１トランジスタのエミツタ電極が予定した第１電
位を伝導し、第１トランジスタのターン・オンに
よる前記スイツチング素子の非導通期間中は、第
１トランジスタのエミツタ電極が予定した第２電
位を伝導するようにした電子スイツチに関するも
のである。
替入力端子と、第１トランジスタと、整流半導体
接合部を有するスイツチング素子とを具え、前記
第１トランジスタのエミツタ電極は前記信号入力
端子に接続し、ベース電極は該第１トランジスタ
を随意ターン・オンまたはターン・オフさせるた
めに切替入力端子に結合させ、コレクタ電極は電
流シンクに接続し、前記スイツチング素子を信号
入力端子と信号出力端子との間に設け、第１トラ
ンジスタがカツト・オフされる際には該スイツチ
ング素子が信号入力端子に供給される電流を伝導
するようにし、前記スイツチング素子を定電位点
に結合させて、第１トランジスタのターン・オフ
による前記スイツチング素子の導通期間中は、第
１トランジスタのエミツタ電極が予定した第１電
位を伝導し、第１トランジスタのターン・オンに
よる前記スイツチング素子の非導通期間中は、第
１トランジスタのエミツタ電極が予定した第２電
位を伝導するようにした電子スイツチに関するも
のである。
斯種スイツチは、特にデイジタル−アナログ変
換器に用いられ、２進数列に基いて出力に割り当
てられる複数の電流のうちの多数の電流をデイジ
タル信号に応じて切替えるようにする。これにつ
いては特に、「Electronics Products」（1972年12
月18日、第57〜63頁、特に第４図）を参照するこ
とができる。この場合、切替えるべき最大電流に
比例する切替えるべき最小電流はデイジタル信号
のビツト数、従つてアナログ信号の最大値によつ
て定まる。例えば、４ｍＡの最大出力電流では、
14−ビツトのＤ−Ａ変換器の場合、最小電流は約
250nAとなる。これがため、電子スイツチの精度
には厳格な要件を課する必要がある。従つて、斯
種スイツチとして好適なものは冒頭に述べた形式
のものであり、前記スイツチング素子はダイオー
ドするのが好適であり、この際、前記定電位点へ
の結合は、見掛上のアース点を成す負帰還演算増
幅器の入力端子に信号出力端子を接続することに
よつて実現することができる。
換器に用いられ、２進数列に基いて出力に割り当
てられる複数の電流のうちの多数の電流をデイジ
タル信号に応じて切替えるようにする。これにつ
いては特に、「Electronics Products」（1972年12
月18日、第57〜63頁、特に第４図）を参照するこ
とができる。この場合、切替えるべき最大電流に
比例する切替えるべき最小電流はデイジタル信号
のビツト数、従つてアナログ信号の最大値によつ
て定まる。例えば、４ｍＡの最大出力電流では、
14−ビツトのＤ−Ａ変換器の場合、最小電流は約
250nAとなる。これがため、電子スイツチの精度
には厳格な要件を課する必要がある。従つて、斯
種スイツチとして好適なものは冒頭に述べた形式
のものであり、前記スイツチング素子はダイオー
ドするのが好適であり、この際、前記定電位点へ
の結合は、見掛上のアース点を成す負帰還演算増
幅器の入力端子に信号出力端子を接続することに
よつて実現することができる。
しかし、前記スイツチは例えば上述したような
用途においては十分速い速度で動作しないことを
確めた。このことは本発明の認識によれば、前記
スイツチング素子、特にダイオードのターン・オ
ンおよびターン・オフに対して、第１トランジス
タのエミツタ電極、従つて、信号入力端子に電圧
の揺れ（揺動）が生ずるからであることに基いて
いる。信号入力端子には漂遊容量を呈する入力電
流源を接続するが、斯る漂遊容量は大抵の場合、
電流源に含まれるか、または電流源と直列に接続
されるトランジスタのコレクタ容量である。この
漂遊容量が前記電圧の揺動をまねくため、スイツ
チング素子がターン・オフする際には上記漂遊容
量を入力電流源から放電させる。斯様な漂遊容量
を例えば3pFもあり、また、切替による電圧の揺
動分は例えば400ｍＶにもなり得る。信号電流が
小さく、例えば前述したように、250nAの場合に
は、これによる充電は比較的長時間かかる。その
理由は、充電電流は最大でも信号電流に等しく、
従つてターン・オン時間は少なくともＣΔＶ／Ｉｓに相 当するからであり、ここにＣは前記漂遊容量値で
あり、Ｖは電圧の揺動分、Ｉsは信号電流強度で
ある。
用途においては十分速い速度で動作しないことを
確めた。このことは本発明の認識によれば、前記
スイツチング素子、特にダイオードのターン・オ
ンおよびターン・オフに対して、第１トランジス
タのエミツタ電極、従つて、信号入力端子に電圧
の揺れ（揺動）が生ずるからであることに基いて
いる。信号入力端子には漂遊容量を呈する入力電
流源を接続するが、斯る漂遊容量は大抵の場合、
電流源に含まれるか、または電流源と直列に接続
されるトランジスタのコレクタ容量である。この
漂遊容量が前記電圧の揺動をまねくため、スイツ
チング素子がターン・オフする際には上記漂遊容
量を入力電流源から放電させる。斯様な漂遊容量
を例えば3pFもあり、また、切替による電圧の揺
動分は例えば400ｍＶにもなり得る。信号電流が
小さく、例えば前述したように、250nAの場合に
は、これによる充電は比較的長時間かかる。その
理由は、充電電流は最大でも信号電流に等しく、
従つてターン・オン時間は少なくともＣΔＶ／Ｉｓに相 当するからであり、ここにＣは前記漂遊容量値で
あり、Ｖは電圧の揺動分、Ｉsは信号電流強度で
ある。
本発明の目的は上述した欠点を除去し得るよう
に適切に接続配置した前述した種類の電子スイツ
チを提供せんとするにある。
に適切に接続配置した前述した種類の電子スイツ
チを提供せんとするにある。
本発明は信号入力端子、信号出力端子および切
替入力端子と、第１トランジスタと、整流半導体
接合部を有するスイツチング素子とを具え、前記
第１トランジスタのエミツタ電極は前記信号入力
端子に接続し、ベース電極は該第１トランジスタ
を随意ターン・オンまたはターン・オフさせるた
めに切替入力端子に結合させ、コレクタ電極は電
流シンクに接続し、前記スイツチング素子を信号
入力端子と信号出力端子との間に設け、第１トラ
ンジスタがカツト・オフされる際には該スイツチ
ング素子が信号入力端子に供給される電流を伝導
するようにし、前記スイツチング素子を定電位点
に結合させて、第１トランジスタのターン・オフ
による前記スイツチング素子の導通期間中は、第
１トランジスタのエミツタ電極が予定した第１電
位を伝導し、第１トランジスタのターン・オンに
よる前記スイツチング素子の非導通期間中は、第
１トランジスタのエミツタ電極が予定した第２電
位を伝導するようにした電子スイツチにおいて、
信号入力端子と、第１トランジスタのエミツタ電
極とスイツチング素子との接続点との間に第１抵
抗を設け、信号入力端子を、第１トランジスタと
同期させて切替えられる電流源に接続し、該電流
源によつて第１トランジスタの導通期間中追加の
電流を供給せしめ、該電流が第１抵抗および第１
トランジスタを経て信号入力端子に流れるように
し、該電流の強度を、該電流によつて第１抵抗間
に発生される電圧降下が前記第１と第２電位との
差をほぼ補正するような強度としたことを特徴と
する。
替入力端子と、第１トランジスタと、整流半導体
接合部を有するスイツチング素子とを具え、前記
第１トランジスタのエミツタ電極は前記信号入力
端子に接続し、ベース電極は該第１トランジスタ
を随意ターン・オンまたはターン・オフさせるた
めに切替入力端子に結合させ、コレクタ電極は電
流シンクに接続し、前記スイツチング素子を信号
入力端子と信号出力端子との間に設け、第１トラ
ンジスタがカツト・オフされる際には該スイツチ
ング素子が信号入力端子に供給される電流を伝導
するようにし、前記スイツチング素子を定電位点
に結合させて、第１トランジスタのターン・オフ
による前記スイツチング素子の導通期間中は、第
１トランジスタのエミツタ電極が予定した第１電
位を伝導し、第１トランジスタのターン・オンに
よる前記スイツチング素子の非導通期間中は、第
１トランジスタのエミツタ電極が予定した第２電
位を伝導するようにした電子スイツチにおいて、
信号入力端子と、第１トランジスタのエミツタ電
極とスイツチング素子との接続点との間に第１抵
抗を設け、信号入力端子を、第１トランジスタと
同期させて切替えられる電流源に接続し、該電流
源によつて第１トランジスタの導通期間中追加の
電流を供給せしめ、該電流が第１抵抗および第１
トランジスタを経て信号入力端子に流れるように
し、該電流の強度を、該電流によつて第１抵抗間
に発生される電圧降下が前記第１と第２電位との
差をほぼ補正するような強度としたことを特徴と
する。
上述した本発明によれば電圧の揺部分が信号入
力端子に現われないために、前述した問題は解消
される。
力端子に現われないために、前述した問題は解消
される。
切替電流源と第１トランジスタの切替とを満足
に同期させるために、本発明の好適な実施に当つ
ては、前記切替電流源を第２および第３トランジ
スタをもつて構成し、これらトランジスタのエミ
ツタ電極を別の電流源に共に接続し、前記両トラ
ンジスタのベース電極によつて前記切替入力端子
を構成し、前記第２トランジスタのコレクタ電極
は信号入力端子に接続し、第３トランジスタのコ
レクタ電極は第１トランジスタのベース電極に接
続し、該第１トランジスタのベース電極は第２抵
抗を介して第３トランジスタの非導通期間中は第
１トランジスタを導通させ、第３トランジスタの
導通期間中は第１トランジスタをカツト・オフさ
せるような電位を伝導する点に接続するようにす
る。
に同期させるために、本発明の好適な実施に当つ
ては、前記切替電流源を第２および第３トランジ
スタをもつて構成し、これらトランジスタのエミ
ツタ電極を別の電流源に共に接続し、前記両トラ
ンジスタのベース電極によつて前記切替入力端子
を構成し、前記第２トランジスタのコレクタ電極
は信号入力端子に接続し、第３トランジスタのコ
レクタ電極は第１トランジスタのベース電極に接
続し、該第１トランジスタのベース電極は第２抵
抗を介して第３トランジスタの非導通期間中は第
１トランジスタを導通させ、第３トランジスタの
導通期間中は第１トランジスタをカツト・オフさ
せるような電位を伝導する点に接続するようにす
る。
図面につき本発明を説明する。
第１図はデイジタル−アナログ変換器における
電子スイツチＳの用途の一例を示す回路図であ
る。デイジタル−アナログ変換器は複数個の正確
な電流源CSを具えており、これらの各電流源
は、電流強度が数列１：２：４：……２nに基い
て互いに比例する電流を伝導するが、第１図では
図面の簡略化のために電流強度がＩs、2Isおよび
4Isの電流を伝達する３個の電流源を図示してあ
るだけである。例えば14ビツトのＤ−Ａ変換器の
場合には、14個の電流源を必要とする。各電流源
CSは電子スイツチS1，S2およびS3を介して、演
算増幅器Ａから成る加算回路に接続する。演算増
幅器Ａの出力端子４と反転入力端子（−）との間
には抵抗値がR1の抵抗５を介して負帰還をかけ
ると共に、上記増幅器の非反転入力端子（＋）は
接地する。従つて、反転入力端子（−）は０ボル
トに相等する直流電圧を伝導し、増幅器の出力電
圧はR1・（K1＋2K2＋4K3……nKo）Ｉsに相等
し、ここにK1、K2……Ｋoは、スイツチS1，S2，
S3………Ｓoがそれぞれ閉じるか、否かに応じて
１または０に等しくなる。
電子スイツチＳの用途の一例を示す回路図であ
る。デイジタル−アナログ変換器は複数個の正確
な電流源CSを具えており、これらの各電流源
は、電流強度が数列１：２：４：……２nに基い
て互いに比例する電流を伝導するが、第１図では
図面の簡略化のために電流強度がＩs、2Isおよび
4Isの電流を伝達する３個の電流源を図示してあ
るだけである。例えば14ビツトのＤ−Ａ変換器の
場合には、14個の電流源を必要とする。各電流源
CSは電子スイツチS1，S2およびS3を介して、演
算増幅器Ａから成る加算回路に接続する。演算増
幅器Ａの出力端子４と反転入力端子（−）との間
には抵抗値がR1の抵抗５を介して負帰還をかけ
ると共に、上記増幅器の非反転入力端子（＋）は
接地する。従つて、反転入力端子（−）は０ボル
トに相等する直流電圧を伝導し、増幅器の出力電
圧はR1・（K1＋2K2＋4K3……nKo）Ｉsに相等
し、ここにK1、K2……Ｋoは、スイツチS1，S2，
S3………Ｓoがそれぞれ閉じるか、否かに応じて
１または０に等しくなる。
入力電流源CSと関連するスイツチＳとの間に
はこれら両者間の分離用として、トランジスタ
T2およびT3を有するダーリントン回路を設け
る。このダーリントン回路は電子スイツチ回路の
動作にとつて左程重要なものではない。
はこれら両者間の分離用として、トランジスタ
T2およびT3を有するダーリントン回路を設け
る。このダーリントン回路は電子スイツチ回路の
動作にとつて左程重要なものではない。
各電子スイツチS1〜ＳoはトランジスタT1を具
えており、このトランジスタのエミツタは信号入
力端子２に接続する。信号入力端子２はダーリン
トン回路T2，T3を介して関連する信号電流源CS
に接続する。上記トランジスタT1のコレクタの
給電端子＋ＶBに、ベースは切替端子１に接続す
る。信号入力端子２はダイオードD1を介して信
号出力端子３に接続し、この出力端子３は演算増
幅器Ａの反転入力端子（−）に接続する。
えており、このトランジスタのエミツタは信号入
力端子２に接続する。信号入力端子２はダーリン
トン回路T2，T3を介して関連する信号電流源CS
に接続する。上記トランジスタT1のコレクタの
給電端子＋ＶBに、ベースは切替端子１に接続す
る。信号入力端子２はダイオードD1を介して信
号出力端子３に接続し、この出力端子３は演算増
幅器Ａの反転入力端子（−）に接続する。
切替入力端子１におけるスイツチング電圧が十
分に高い場合には、ダイオードD1がカツト・オ
フされ、信号電流ＩsがトランジスタT1を経て正
の給電端子＋ＶBへ流れる。切替入力端子１にお
けるスイツチング電圧が十分に低い場合には、ト
ランジスタT1がカツト・オフされ、ダイオード
D1は信号電流Ｉsを演算増幅器Ａへ転送する。従
つて、ダイオードD1が実際上スイツチとして作
用し、これはトランジスタT1によつて制御され
る。特に、極めて正確なデイジタル−アナログ変
換器に見られるような極めて小さな信号電流Ｉs
の場合には、第１図の回路に用いられる電子スイ
ツチＳは、そのスイツチング速度が低過ぎるため
に満足な動作をしないことを確めた。斯様に、ス
イツチング速度が低下する原因は、信号入力端子
２に現われる漂遊容量Ｃにあり、この漂遊容量Ｃ
は本例の場合、主としてトランジスタT2とT3の
コレクタ容量によつて構成されるが、ダーリント
ン回路T2，T3がない場合でも、信号電流源CSの
出力容量によつて構成される。
分に高い場合には、ダイオードD1がカツト・オ
フされ、信号電流ＩsがトランジスタT1を経て正
の給電端子＋ＶBへ流れる。切替入力端子１にお
けるスイツチング電圧が十分に低い場合には、ト
ランジスタT1がカツト・オフされ、ダイオード
D1は信号電流Ｉsを演算増幅器Ａへ転送する。従
つて、ダイオードD1が実際上スイツチとして作
用し、これはトランジスタT1によつて制御され
る。特に、極めて正確なデイジタル−アナログ変
換器に見られるような極めて小さな信号電流Ｉs
の場合には、第１図の回路に用いられる電子スイ
ツチＳは、そのスイツチング速度が低過ぎるため
に満足な動作をしないことを確めた。斯様に、ス
イツチング速度が低下する原因は、信号入力端子
２に現われる漂遊容量Ｃにあり、この漂遊容量Ｃ
は本例の場合、主としてトランジスタT2とT3の
コレクタ容量によつて構成されるが、ダーリント
ン回路T2，T3がない場合でも、信号電流源CSの
出力容量によつて構成される。
第２図はスイツチS1の切替入力端子１における
スイツチング電圧Ｖsと、スイツチS1の出力端子
３における電流I3との時間関係を示したものであ
る。瞬時t0に切替入力端子１における電圧Ｖsが
レベルＨからレベルＬに低下すると、トランジス
タT1はカツト・オフされる。この際ダイオード
D1をターン・オンさせるためには、信号入力端
子２における電圧を低下させる必要があり、この
入力端子２における電圧を低下させるには、漂遊
容量Ｃを放電させることによつてしかできず、こ
の場合漂遊容量ＣはダイオードD1が未だ導通し
ていない限りは電流源CSによる電流で放電され
る。従つて、この場合にはレベルＨを適当に定
め、トランジスタT1の導通期間中における信号
入力端子２の電圧を正確に決めて、この期間中は
ダイオードD1が丁度導通しないようにするのが
最も好適である。このようにすれば、入力端子２
における電圧の揺動がスイツチＳの切替時に最小
となる。スイツチング時間Ｔsは、切替中に容量
Ｃを全電流Ｉsによつて放電させる（このことは
実際上は、ダイオードD1が一層導通すると、電
流I3の増大電流部分がこのダイオードD1を流れる
ことからして有り得ないことである）ものとして
簡単に計算することができる。従つて、斯るスイ
ツチング時間Ｔsに対しては次式の関係が有効と
なる。
スイツチング電圧Ｖsと、スイツチS1の出力端子
３における電流I3との時間関係を示したものであ
る。瞬時t0に切替入力端子１における電圧Ｖsが
レベルＨからレベルＬに低下すると、トランジス
タT1はカツト・オフされる。この際ダイオード
D1をターン・オンさせるためには、信号入力端
子２における電圧を低下させる必要があり、この
入力端子２における電圧を低下させるには、漂遊
容量Ｃを放電させることによつてしかできず、こ
の場合漂遊容量ＣはダイオードD1が未だ導通し
ていない限りは電流源CSによる電流で放電され
る。従つて、この場合にはレベルＨを適当に定
め、トランジスタT1の導通期間中における信号
入力端子２の電圧を正確に決めて、この期間中は
ダイオードD1が丁度導通しないようにするのが
最も好適である。このようにすれば、入力端子２
における電圧の揺動がスイツチＳの切替時に最小
となる。スイツチング時間Ｔsは、切替中に容量
Ｃを全電流Ｉsによつて放電させる（このことは
実際上は、ダイオードD1が一層導通すると、電
流I3の増大電流部分がこのダイオードD1を流れる
ことからして有り得ないことである）ものとして
簡単に計算することができる。従つて、斯るスイ
ツチング時間Ｔsに対しては次式の関係が有効と
なる。
Ｔs＝ＣｓΔＶ／Ｉｓ
ここにＣsは漂遊容量Ｃの容量値であり、ΔＶ
は入力端子２における電圧揺動分である。実際
上、ΔＶは400ｍＶ、Ｉsは250nA、Ｃsは3pFの値
を取り得る。この場合のスイツチング時間Ｔsは
4.8マイクロ秒となり、この時間は高速Ｄ−Ａ変
換器にとつては長過ぎる時間である。
は入力端子２における電圧揺動分である。実際
上、ΔＶは400ｍＶ、Ｉsは250nA、Ｃsは3pFの値
を取り得る。この場合のスイツチング時間Ｔsは
4.8マイクロ秒となり、この時間は高速Ｄ−Ａ変
換器にとつては長過ぎる時間である。
第３図は本発明によるスイツチＳを示す回路図
であり、これも第１図のスイツチＳと同様にトラ
ンジスタT1、スイツチングダイオードD1、信号
入力端子２および信号出力端子３を具えている。
本発明によれば、信号入力端子２と、トランジス
タT1のエミツタとダイオードD1との接続点との
間に抵抗値がR2の抵抗８を設ける。
であり、これも第１図のスイツチＳと同様にトラ
ンジスタT1、スイツチングダイオードD1、信号
入力端子２および信号出力端子３を具えている。
本発明によれば、信号入力端子２と、トランジス
タT1のエミツタとダイオードD1との接続点との
間に抵抗値がR2の抵抗８を設ける。
本発明によればトランジスタT1がターン・オ
ンすると同時に、信号入力端子２における電圧が
殆ど変化しないような値の電流I0が、抵抗８を流
れるようにする必要がある。このように、トラン
ジスタT1がターン・オンすると同時に電流I0を抵
抗値がR2の抵抗８に流すようにするために、第
３図の回路にはトランジスタT4とT5を具える差
動対を設ける。この差動対を成す両トランジスタ
の共通エミツタ接続点は、電流I0を伝導する電流
源７に接続する。トランジスタT4およびT5のベ
ース電極はそれぞれ切替入力端子５′および６に
接続する。トランジスタT5のコレクタは信号入
力端子２に接続し、トランジスタT4のコレクタ
はトランジスタT1のベースに接続する。またこ
のトランジスタT1のベースは抵抗値がR3の抵抗
９を介して基準電位点V0に接続する。
ンすると同時に、信号入力端子２における電圧が
殆ど変化しないような値の電流I0が、抵抗８を流
れるようにする必要がある。このように、トラン
ジスタT1がターン・オンすると同時に電流I0を抵
抗値がR2の抵抗８に流すようにするために、第
３図の回路にはトランジスタT4とT5を具える差
動対を設ける。この差動対を成す両トランジスタ
の共通エミツタ接続点は、電流I0を伝導する電流
源７に接続する。トランジスタT4およびT5のベ
ース電極はそれぞれ切替入力端子５′および６に
接続する。トランジスタT5のコレクタは信号入
力端子２に接続し、トランジスタT4のコレクタ
はトランジスタT1のベースに接続する。またこ
のトランジスタT1のベースは抵抗値がR3の抵抗
９を介して基準電位点V0に接続する。
トランジスタT4のベース電圧がトランジスタ
T5のベース電圧よりも高い場合には、電流I0がト
ランジスタT4および抵抗９を経てV0に流れ、し
かもトランジスタT1は、抵抗９、電流I0および電
圧V0の大きさを正確に決めてある場合はカツ
ト・オフされるため、信号電流Ｉsはダイオード
D1を経て流れるようになる。トランジスタT4の
ベース電圧がトランジスタT5のベース電圧に比
べて十分に低い場合には、抵抗９には電流は流れ
ず（トランジスタT1のベース電流は無視する）、
トランジスタT1は電圧V0の正しい値で導通する
ようになる。この場合には電流I0がトランジスタ
T5、抵抗８およびトランジスタT1を経て流れ、
また、信号電流Ｉsが抵抗８およびトランジスタ
T1を経て流れる。抵抗９の抵抗値を正確にR2と
すれば、入力端子２における電圧はトランジスタ
T1のスイツチング状態には無関係となり、トラ
ンジスタT1がターン・オフした後には殆ど同時
に信号電流ＩsがダイオードD1を経て信号出力端
子３に流れるようになる。その理由は、信号入力
端子２に電圧揺動がなければ、入力端子２におけ
る漂遊容量Ｃが充電されたり、或いは放電したり
することがないからである。このような観点から
して、トランジスタT4のコレクタにおける漂遊
容量がスイツチング速度に殆ど影響を及ぼさない
ことは明らかである。その理由は、トランジスタ
T4のコレクタにおける漂遊容量は、電流I0を十分
大きく選定すれば、非常に速く放電させることが
できるからである。
T5のベース電圧よりも高い場合には、電流I0がト
ランジスタT4および抵抗９を経てV0に流れ、し
かもトランジスタT1は、抵抗９、電流I0および電
圧V0の大きさを正確に決めてある場合はカツ
ト・オフされるため、信号電流Ｉsはダイオード
D1を経て流れるようになる。トランジスタT4の
ベース電圧がトランジスタT5のベース電圧に比
べて十分に低い場合には、抵抗９には電流は流れ
ず（トランジスタT1のベース電流は無視する）、
トランジスタT1は電圧V0の正しい値で導通する
ようになる。この場合には電流I0がトランジスタ
T5、抵抗８およびトランジスタT1を経て流れ、
また、信号電流Ｉsが抵抗８およびトランジスタ
T1を経て流れる。抵抗９の抵抗値を正確にR2と
すれば、入力端子２における電圧はトランジスタ
T1のスイツチング状態には無関係となり、トラ
ンジスタT1がターン・オフした後には殆ど同時
に信号電流ＩsがダイオードD1を経て信号出力端
子３に流れるようになる。その理由は、信号入力
端子２に電圧揺動がなければ、入力端子２におけ
る漂遊容量Ｃが充電されたり、或いは放電したり
することがないからである。このような観点から
して、トランジスタT4のコレクタにおける漂遊
容量がスイツチング速度に殆ど影響を及ぼさない
ことは明らかである。その理由は、トランジスタ
T4のコレクタにおける漂遊容量は、電流I0を十分
大きく選定すれば、非常に速く放電させることが
できるからである。
抵抗８および９、電流I0並びに電圧V0の大きさ
はつぎのように規定することができる。
はつぎのように規定することができる。
入力端子２の電圧は一定とすべきであり、これ
より次式が成立する。
より次式が成立する。
V0＝Ｖbe−Ｖd＋I0R0 ……(1)
ここにＶbeは電流I0＋Ｉsの通電中のトランジス
タT1のベース−エミツタ接合間の電圧であり、
Ｖdは電流Ｉsの通電時におけるダイオードD1間の
電圧である。さらに電圧V0は、トランジスタT5
が導通する際に、トランジスタT1が導通し、か
つ、ダイオードD1がカツト・オフするようにす
るために、十分高い値とする必要があり、従つて
次式の関係を満足させる必要がある。
タT1のベース−エミツタ接合間の電圧であり、
Ｖdは電流Ｉsの通電時におけるダイオードD1間の
電圧である。さらに電圧V0は、トランジスタT5
が導通する際に、トランジスタT1が導通し、か
つ、ダイオードD1がカツト・オフするようにす
るために、十分高い値とする必要があり、従つて
次式の関係を満足させる必要がある。
V0〓Ｖbe ……(2)
トランジスタT4が導通する際にはトランジス
タT1をカツト・オフさせ、ダイオードD1を導通
させる必要があり、従つて、次式の関係が成立す
る。
タT1をカツト・オフさせ、ダイオードD1を導通
させる必要があり、従つて、次式の関係が成立す
る。
V0〓I0R3−Ｖd ……(3)
上記各要件は例えばつぎのような場合に満足さ
れる。
れる。
V0＝Ｖbe
I0R2＝Ｖd
I0R3〓Ｖbe＋Ｖd
前述した所では、ダイオードD1間の電圧Ｖdが
０ボルトの場合にこのダイオードD1がカツト・
オフし、また、トランジスタT1を導通させるに
はこのトランジスタのベース−エミツタ電圧を０
ボルトとする必要があると仮定した。この結果、
V0に対する最小値はベース−エミツタ電圧Ｖbeに
相等し、最小電圧揺動は抵抗９間の電圧Ｖbe＋Ｖ
dに相等するようになる。実際上、トランジスタ
T1またはダイオードD1のカツト・オフ状態にお
いて、これらトランジスタT1またはダイオード
D1に所定の残留電流を流し得る場合には、電圧
V0および電圧揺動I0R3を十分に低減させることが
できる。一般に、入力端子２と出力端子３との間
のダイオードD1はトランジスタの主電流通路と
置換えることができ、この場合上記トランジスタ
の制御電極は定電位点に接続して、信号電流Ｉs
を高オーム出力端子３にて利用し得るようにす
る。本例では出力端子３を見掛上のアース（演算
増幅器の反転入力端子）に接続するために、ダイ
オードを用いることができ、これは、バイポーラ
トランジスタをダイオードD1の代りに用いた場
合には、上記トランジスタのベース電流によつて
入力端子２と３の電流が等しくならなくなること
からして好適である。
０ボルトの場合にこのダイオードD1がカツト・
オフし、また、トランジスタT1を導通させるに
はこのトランジスタのベース−エミツタ電圧を０
ボルトとする必要があると仮定した。この結果、
V0に対する最小値はベース−エミツタ電圧Ｖbeに
相等し、最小電圧揺動は抵抗９間の電圧Ｖbe＋Ｖ
dに相等するようになる。実際上、トランジスタ
T1またはダイオードD1のカツト・オフ状態にお
いて、これらトランジスタT1またはダイオード
D1に所定の残留電流を流し得る場合には、電圧
V0および電圧揺動I0R3を十分に低減させることが
できる。一般に、入力端子２と出力端子３との間
のダイオードD1はトランジスタの主電流通路と
置換えることができ、この場合上記トランジスタ
の制御電極は定電位点に接続して、信号電流Ｉs
を高オーム出力端子３にて利用し得るようにす
る。本例では出力端子３を見掛上のアース（演算
増幅器の反転入力端子）に接続するために、ダイ
オードを用いることができ、これは、バイポーラ
トランジスタをダイオードD1の代りに用いた場
合には、上記トランジスタのベース電流によつて
入力端子２と３の電流が等しくならなくなること
からして好適である。
電流測定手段として、演算増幅器Ａの代りに、
例えばダイオードD1と定電位点との間に抵抗を
用いた場合には、信号電流Ｉsにより入力端子２
に現われる上記抵抗間の電圧変動を抵抗８の抵抗
値を適当に選定することによつて補正することも
できる。
例えばダイオードD1と定電位点との間に抵抗を
用いた場合には、信号電流Ｉsにより入力端子２
に現われる上記抵抗間の電圧変動を抵抗８の抵抗
値を適当に選定することによつて補正することも
できる。
第３図の回路のスイツチング速度は、トランジ
スタT4からトランジスタT5への電流I0の切替に
よつてトランジスタT5のコレクタを経て点２に
おける電圧が直ちに揺動するために、さらに限定
され、また上記電圧揺動はトランジスタT1のベ
ース拡散容量および抵抗８を介して、遅れて、し
かも補正的な意味合いで現われる。この問題はト
ランジスタT5のコレクタ回路における点１０と
１１との間に追加のトランジスタT6を設けるこ
とによつて解決することができる。トランジスタ
T1のベース拡散容量はエミツタ電流に依存する
ので、斯る容量はトランジスタT5のコレクタ電
流を低下させることによつて小さくすることがで
きる。しかし、スイツチング速度の点からして、
電流Ｉsは小さくすることができない。従つてこ
の場合には前記トランジスタT6の代りに電流分
配器を用いるようにする。第３図の点１０と１１
との間に設けることのできる電流分配器を第４図
に示す。この場合、トランジスタT7のコレクタ
を給電端子＋ＶBに、トランジスタT6およびT7の
ベースを基準電位点Ｖref（例えば第１図の回路
の点Ｖref）に接続する。このような手段を採用
する場合には、前述した抵抗８の抵抗値をトラン
ジスタT6およびT7の電流分配率の逆数分だけ大
きくする必要がある。
スタT4からトランジスタT5への電流I0の切替に
よつてトランジスタT5のコレクタを経て点２に
おける電圧が直ちに揺動するために、さらに限定
され、また上記電圧揺動はトランジスタT1のベ
ース拡散容量および抵抗８を介して、遅れて、し
かも補正的な意味合いで現われる。この問題はト
ランジスタT5のコレクタ回路における点１０と
１１との間に追加のトランジスタT6を設けるこ
とによつて解決することができる。トランジスタ
T1のベース拡散容量はエミツタ電流に依存する
ので、斯る容量はトランジスタT5のコレクタ電
流を低下させることによつて小さくすることがで
きる。しかし、スイツチング速度の点からして、
電流Ｉsは小さくすることができない。従つてこ
の場合には前記トランジスタT6の代りに電流分
配器を用いるようにする。第３図の点１０と１１
との間に設けることのできる電流分配器を第４図
に示す。この場合、トランジスタT7のコレクタ
を給電端子＋ＶBに、トランジスタT6およびT7の
ベースを基準電位点Ｖref（例えば第１図の回路
の点Ｖref）に接続する。このような手段を採用
する場合には、前述した抵抗８の抵抗値をトラン
ジスタT6およびT7の電流分配率の逆数分だけ大
きくする必要がある。
第１図は電子スイツチを具える従来のデイジタ
ル−アナログ変換器の一例を示す回路図、第２図
は第１図の回路に用いられる電子スイツチの切替
応答特性を示す特性図、第３図は本発明による電
子スイツチの一例を示す回路図、第４図は切替速
度を改善するために第３図の回路の接続点１０と
１１との間に設ける回路の一例を示す回路図であ
る。 S1，S2，S3……電子スイツチ、CS……電流
源、Ａ……演算増幅器、D1……スイツチングダ
イオード、T1……トランジスタ、T2，T3……ダ
ーリントン回路、＋ＶB……給電端子、T4，T5，
T6，T7……トランジスタ、T6，T7……電流分配
回路、１……切替入力端子、２……信号入力端
子、３……信号出力端子、４……演算増幅器出力
端子、５′，６……切替入力端子、５，８，９…
…抵抗、７……電流源、１０，１１……電流分配
回路接続端子。
ル−アナログ変換器の一例を示す回路図、第２図
は第１図の回路に用いられる電子スイツチの切替
応答特性を示す特性図、第３図は本発明による電
子スイツチの一例を示す回路図、第４図は切替速
度を改善するために第３図の回路の接続点１０と
１１との間に設ける回路の一例を示す回路図であ
る。 S1，S2，S3……電子スイツチ、CS……電流
源、Ａ……演算増幅器、D1……スイツチングダ
イオード、T1……トランジスタ、T2，T3……ダ
ーリントン回路、＋ＶB……給電端子、T4，T5，
T6，T7……トランジスタ、T6，T7……電流分配
回路、１……切替入力端子、２……信号入力端
子、３……信号出力端子、４……演算増幅器出力
端子、５′，６……切替入力端子、５，８，９…
…抵抗、７……電流源、１０，１１……電流分配
回路接続端子。
Claims (1)
- 【特許請求の範囲】 １ 信号入力端子、信号出力端子および切替入力
端子と、第１トランジスタと、整流半導体接合部
を有するスイツチング素子とを具え、前記第１ト
ランジスタのエミツタ電極は前記信号入力端子に
接続し、ベース電極は該第１トランジスタを随意
ターン・オンまたはターン・オフさせるために切
替入力端子に結合させ、コレクタ電極は電流シン
クに接続し、前記スイツチング素子を信号入力端
子と信号出力端子との間に設け、第１トランジス
タがカツト・オフされる際には該スイツチ素子が
信号入力端子に供給される電流を伝導するように
し、前記スイツチング素子を定電位点に結合させ
て、第１トランジスタのターン・オフによる前記
スイツチング素子の導通期間中は、第１トランジ
スタのエミツタ電極が予定した第１電位を伝導
し、第１トランジスタのターン・オンによる前記
スイツチング素子の非導通期間中は、第１トラン
ジスタのエミツタ電極が予定した第２電位を伝導
するようにした電子スイツチにおいて、信号入力
端子と、第１トランジスタのエミツタ電極とスイ
ツチング素子との接続点との間に第１抵抗を設
け、信号入力端子を、第１トランジスタと同期さ
せて切替えられる電流源に接続し、該電流源によ
つて第１トランジスタの導通期間中追加の電流を
供給せしめ、該電流が第１抵抗および第１トラン
ジスタを経て信号入力端子に流れるようにし、該
電流の強度を、該電流によつて第１抵抗間に発生
される電圧降下が前記第１と第２電位との差をほ
ぼ補正するような強度としたことを特徴とする電
子スイツチ。 ２ 特許請求の範囲１記載の電子スイツチにおい
て、前記切替電流源を第２および第３トランジス
タをもつて構成し、これらトランジスタのエミツ
タ電極を別の電流源に共に接続し、前記両トラン
ジスタのベース電極によつて前記切替入力端子を
構成し、前記第２トランジスタのコレクタ電極は
信号入力端子に接続し、第３トランジスタのコレ
クタ電極は第１トランジスタのベース電極に接続
し、該第１トランジスタのベース電極は第２抵抗
を介して、第３トランジスタの非導通期間中は第
１トランジスタを導通させ、第３トランジスタの
導通期間中は第１トランジスタをカツト・オフさ
せるような電位を伝導する点に接続するようにし
たことを特徴とする電子スイツチ。 ３ 特許請求の範囲２記載の電子スイツチにおい
て、第２トランジスタのコレクタと信号入力端子
との間に第４トランジスタの主電流通路を設け、
該第４トランジスタのエミツタ電極を第２トラン
ジスタのコレクタ電極に接続すると共に、前記第
４トランジスタのベース電極を基準電位点に接続
するようにしたことを特徴とする電子スイツチ。 ４ 特許請求の範囲３記載の電子スイツチにおい
て、第４トランジスタおよび第５トランジスタを
電流分配回路として接続し、前記第５トランジス
タのエミツタおよびベース電極を第４トランジス
タのエミツタおよびベース電極にそれぞれ接続す
るようにしたことを特徴とする電子スイツチ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL7902633A NL7902633A (nl) | 1979-04-04 | 1979-04-04 | Elektronische schakelaar. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55135420A JPS55135420A (en) | 1980-10-22 |
| JPS6221447B2 true JPS6221447B2 (ja) | 1987-05-13 |
Family
ID=19832927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4208180A Granted JPS55135420A (en) | 1979-04-04 | 1980-04-02 | Electrnic switch |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4415815A (ja) |
| JP (1) | JPS55135420A (ja) |
| CA (1) | CA1152583A (ja) |
| DE (1) | DE3012812A1 (ja) |
| FR (1) | FR2453548A1 (ja) |
| GB (1) | GB2046548B (ja) |
| IT (1) | IT1140808B (ja) |
| NL (1) | NL7902633A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59139723A (ja) * | 1983-01-31 | 1984-08-10 | Fujitsu Ltd | 差動スイツチ回路 |
| JPS61198924A (ja) * | 1985-02-28 | 1986-09-03 | Canon Inc | 半導体回路 |
| US4594558A (en) * | 1985-04-12 | 1986-06-10 | Genrad, Inc. | High-switching-speed d.c. amplifier with input-offset current compensation |
| JPS61245718A (ja) * | 1985-04-24 | 1986-11-01 | Iwatsu Electric Co Ltd | デイジタル−アナログ変換器 |
| JPS6340414A (ja) * | 1986-08-06 | 1988-02-20 | Yokogawa Electric Corp | 高速ｄａ変換器 |
| US4932027A (en) * | 1988-03-22 | 1990-06-05 | Texas Instruments Incorporated | Single-level multiplexer |
| US5254994A (en) * | 1991-03-06 | 1993-10-19 | Kabushiki Kaisha Toshiba | Current source cell use in current segment type D and A converter |
| EP0801846B1 (en) * | 1995-10-06 | 2001-12-05 | Koninklijke Philips Electronics N.V. | A high-speed/high-slew-rate tri-modal all bipolar buffer/switch and method thereof |
| US7573688B2 (en) * | 2002-06-07 | 2009-08-11 | Science Research Laboratory, Inc. | Methods and systems for high current semiconductor diode junction protection |
| US7505493B1 (en) | 2005-02-10 | 2009-03-17 | Science Research Laboratory, Inc. | Methods and systems for semiconductor diode junction protection |
| US7592825B1 (en) | 2005-08-22 | 2009-09-22 | Science Research Laboratory, Inc. | Methods and systems for semiconductor diode junction screening and lifetime estimation |
| US7684960B1 (en) | 2006-10-18 | 2010-03-23 | Science Research Laboratory, Inc. | Methods and systems for semiconductor diode junction protection |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3141136A (en) * | 1958-07-03 | 1964-07-14 | Itt | Feedback amplifier gate |
| US3334249A (en) * | 1965-03-05 | 1967-08-01 | Digital Equipment Corp | Diode-capacitor gate having additional shunting capacitor reducing recovery time |
| GB1379591A (en) * | 1971-04-20 | 1975-01-02 | Micro Consultants Ltd | Switchable current source |
| FR2403693A1 (fr) * | 1977-09-16 | 1979-04-13 | Thomson Csf | Circuit de commutation electronique |
| JPS59171B2 (ja) * | 1977-11-30 | 1984-01-05 | 株式会社日立製作所 | 電子切替回路 |
-
1979
- 1979-04-04 NL NL7902633A patent/NL7902633A/nl not_active Application Discontinuation
-
1980
- 1980-03-31 FR FR8007197A patent/FR2453548A1/fr active Granted
- 1980-04-01 IT IT21118/80A patent/IT1140808B/it active
- 1980-04-01 GB GB8010871A patent/GB2046548B/en not_active Expired
- 1980-04-02 DE DE19803012812 patent/DE3012812A1/de active Granted
- 1980-04-02 CA CA000349108A patent/CA1152583A/en not_active Expired
- 1980-04-02 JP JP4208180A patent/JPS55135420A/ja active Granted
-
1982
- 1982-02-23 US US06/351,573 patent/US4415815A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2046548B (en) | 1983-03-30 |
| DE3012812C2 (ja) | 1987-08-27 |
| GB2046548A (en) | 1980-11-12 |
| CA1152583A (en) | 1983-08-23 |
| FR2453548B1 (ja) | 1982-11-26 |
| US4415815A (en) | 1983-11-15 |
| JPS55135420A (en) | 1980-10-22 |
| IT1140808B (it) | 1986-10-10 |
| DE3012812A1 (de) | 1980-10-23 |
| IT8021118A0 (it) | 1980-04-01 |
| FR2453548A1 (fr) | 1980-10-31 |
| NL7902633A (nl) | 1980-10-07 |
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Legal Events
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