JPS5871723A - デジタルアナログ変換回路 - Google Patents
デジタルアナログ変換回路Info
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- JPS5871723A JPS5871723A JP16982681A JP16982681A JPS5871723A JP S5871723 A JPS5871723 A JP S5871723A JP 16982681 A JP16982681 A JP 16982681A JP 16982681 A JP16982681 A JP 16982681A JP S5871723 A JPS5871723 A JP S5871723A
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- JP
- Japan
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- digital
- voltage
- resistor network
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- 238000006243 chemical reaction Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 7
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル回路の論理出力に対応したアナログ電
圧を発生するデジタルアナログ変換回路に関する。
圧を発生するデジタルアナログ変換回路に関する。
従来、デジタル回路の論理出力の状態に対応した何種類
かの任意のアナログ電圧（例えば高／中／低の３段階で
その電圧比が任意の出力を得たい場合）を発生する手段
としては、■論理出力で制御されるリレーまた社アナロ
グスイッチによって状態を設定できる抵抗網で直流基準
電圧を分圧する。 ■上記抵抗網を演算増幅器の帰還ル
ープに組み込む。 ■一般的なり／Ａ変換器を使用する
、方法があった〇 しかし■■の方法でリレーを使用する場合にはリレー駆
動回路を追加する必要があること１機械的な接点の使用
によって信頼性が低下すること等の欠点があった一光同
じく■■の方法でアナログスイッチを使用する場合には
、ＯＮの場合でもスイッチ抵抗が００でないことによっ
て誤差が発生すること、アナログスイッチの電源および
ゲート信号に対して論理回路用以外の電源電圧および信
号電圧が必要な場合が多いなどの欠点があった。 次に
■の方法では、論理出力の状態をＤ／Ａ変換器の入力コ
ードに合わせてエンコードする必要があるとと〜さらに
ηン’Ａ変換器の分解能の精度でしかアナログ電圧が設
定できないなどの欠点があった。 この■の方法で精度
を上げるためにはｌ）／Ａ変換器の分解能を上げる以外
他の方法はなく、特殊用途、例えば高信頼性が要求され
る人工衛星搭載用などではＤ／／Ａ変換器の入手性に問
題があった。
かの任意のアナログ電圧（例えば高／中／低の３段階で
その電圧比が任意の出力を得たい場合）を発生する手段
としては、■論理出力で制御されるリレーまた社アナロ
グスイッチによって状態を設定できる抵抗網で直流基準
電圧を分圧する。 ■上記抵抗網を演算増幅器の帰還ル
ープに組み込む。 ■一般的なり／Ａ変換器を使用する
、方法があった〇 しかし■■の方法でリレーを使用する場合にはリレー駆
動回路を追加する必要があること１機械的な接点の使用
によって信頼性が低下すること等の欠点があった一光同
じく■■の方法でアナログスイッチを使用する場合には
、ＯＮの場合でもスイッチ抵抗が００でないことによっ
て誤差が発生すること、アナログスイッチの電源および
ゲート信号に対して論理回路用以外の電源電圧および信
号電圧が必要な場合が多いなどの欠点があった。 次に
■の方法では、論理出力の状態をＤ／Ａ変換器の入力コ
ードに合わせてエンコードする必要があるとと〜さらに
ηン’Ａ変換器の分解能の精度でしかアナログ電圧が設
定できないなどの欠点があった。 この■の方法で精度
を上げるためにはｌ）／Ａ変換器の分解能を上げる以外
他の方法はなく、特殊用途、例えば高信頼性が要求され
る人工衛星搭載用などではＤ／／Ａ変換器の入手性に問
題があった。
本発明の目的は、リレー、アナログスイッチ等を使用せ
ず、また眠変換器を使用した場合のように出力の設定が
離散的でなく、回路構成が簡単であり１特に高／中／低
のように少種類でしかもある範囲内で任意の電圧を発生
する場合に有効なデジタルアナログ変換回路を提供する
ことにある。
ず、また眠変換器を使用した場合のように出力の設定が
離散的でなく、回路構成が簡単であり１特に高／中／低
のように少種類でしかもある範囲内で任意の電圧を発生
する場合に有効なデジタルアナログ変換回路を提供する
ことにある。
前記目的を達成するために本発明によるデジタルアナロ
グ変換回路は、所要数の論理信号を受け、この論理信号
の状態に従って所要数の論理信号を出力する、必要な電
流駆動能力を備えたＣＭＯＳデジタルＩＣと、一端が互
いに接続され、他端が前記ＣＭＯＳデジタルＩＣの各出
力にそれぞれ接続された抵抗よりなる抵抗網と、前記抵
抗網の一端に接続された、出力インピーダンスを下げる
ためのバッファとを含み１前記ＣＭＯ８デジタルＩＣの
各出力に従って、分圧抵抗網を形成させアナログ出力を
得るように構成しである。
グ変換回路は、所要数の論理信号を受け、この論理信号
の状態に従って所要数の論理信号を出力する、必要な電
流駆動能力を備えたＣＭＯＳデジタルＩＣと、一端が互
いに接続され、他端が前記ＣＭＯＳデジタルＩＣの各出
力にそれぞれ接続された抵抗よりなる抵抗網と、前記抵
抗網の一端に接続された、出力インピーダンスを下げる
ためのバッファとを含み１前記ＣＭＯ８デジタルＩＣの
各出力に従って、分圧抵抗網を形成させアナログ出力を
得るように構成しである。
前記構成によれば、本発明の目的は完全に達成される。
以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明によるデジタルアナログ変換回路の一実
施例を示す回路図である。 本図は図示しないデジタル
回路の論理出力に従って高／中／低１０ＦＦの４レベル
のアナログ電圧を発生する回路を示したものである〇 図において、１はＺｌｌ、ｚ１□、Ｚ□３の各素子から
なる０ＭＯ８ＩＣのデジタル論理出力素子、２は３個の
抵抗からなる抵抗網１３は出力インピーダンスを下げる
ためのバッファ（ゲイン１倍）である。 デジタル論理
出力素子１の各々の論理ステータス（ｚｌｌ、ｚ１叩、
Ｚｌｍのステータス）は前段に接続される回路の出力に
よって、高／中／低１０ＦＦの各状態に対して第２図の
ように設定される。 ＣＭＯＳデジタル素子１の出力
電圧は、出力電流が素子の駆動能力に対して十分小さな
値であれば、ＨＩＧＨレベル時でＶｃｃ（素子への供給
電源電圧）＋ｏＳ以内、ＬＯＷレベル時でθ〜０．□ｓ
Ｖ以内であるので、ＣＭＯ８出力は等測的にＨＩＧＨの
ときは第３図（ａ）ＸＬＯＷのときは第３図中）のよう
になる。
施例を示す回路図である。 本図は図示しないデジタル
回路の論理出力に従って高／中／低１０ＦＦの４レベル
のアナログ電圧を発生する回路を示したものである〇 図において、１はＺｌｌ、ｚ１□、Ｚ□３の各素子から
なる０ＭＯ８ＩＣのデジタル論理出力素子、２は３個の
抵抗からなる抵抗網１３は出力インピーダンスを下げる
ためのバッファ（ゲイン１倍）である。 デジタル論理
出力素子１の各々の論理ステータス（ｚｌｌ、ｚ１叩、
Ｚｌｍのステータス）は前段に接続される回路の出力に
よって、高／中／低１０ＦＦの各状態に対して第２図の
ように設定される。 ＣＭＯＳデジタル素子１の出力
電圧は、出力電流が素子の駆動能力に対して十分小さな
値であれば、ＨＩＧＨレベル時でＶｃｃ（素子への供給
電源電圧）＋ｏＳ以内、ＬＯＷレベル時でθ〜０．□ｓ
Ｖ以内であるので、ＣＭＯ８出力は等測的にＨＩＧＨの
ときは第３図（ａ）ＸＬＯＷのときは第３図中）のよう
になる。
したがって、高／中／低１０ＦＦの各設定に対して抵抗
網の状態り第４図のようになり、ノ（ツファ３の出力ｇ
ｏｕｔは次式で与えられる。
網の状態り第４図のようになり、ノ（ツファ３の出力ｇ
ｏｕｔは次式で与えられる。
（１）高のとき：ＥＯｕｔ＝ｖＣＣ
（２）中のとき： Ｂｏｕｔ ＝ＶｃｃＲｘｓ （Ｒｘ
ｔ＋ＴＬｔｚ）／ （ＲｘｔＲ１ｚ＋Ｒｘｚ Ｒｔｓ＋
＆５Ｒｔｔ ）（３）低のとき： Ｅｏｕｔ ＝ Ｖｃ
ｃ ＠Ｒ１２Ｒ１３／（ＲＨＲ，２＋Ｒ１迅１． ＋Ｒ
＋１．Ｒ，１）（４） ＯＦＦ ノとき：Ｂｏｕｔ＝＝
０ここでＥｏｕｔを高／中／低１０ＦＦに対応してツレ
ツレＶｃｃ ／ＫＩ Ｖｃｃ ／ Ｋｇ Ｗｅｅｌｏ
（ただしｌ ） Ｋ ＊ ） Ｋ ｚン０）とする場合
にはＲ１゜Ｒ２Ｒ３の値を次式を満たすよう設定すれば
よい。
ｔ＋ＴＬｔｚ）／ （ＲｘｔＲ１ｚ＋Ｒｘｚ Ｒｔｓ＋
＆５Ｒｔｔ ）（３）低のとき： Ｅｏｕｔ ＝ Ｖｃ
ｃ ＠Ｒ１２Ｒ１３／（ＲＨＲ，２＋Ｒ１迅１． ＋Ｒ
＋１．Ｒ，１）（４） ＯＦＦ ノとき：Ｂｏｕｔ＝＝
０ここでＥｏｕｔを高／中／低１０ＦＦに対応してツレ
ツレＶｃｃ ／ＫＩ Ｖｃｃ ／ Ｋｇ Ｗｅｅｌｏ
（ただしｌ ） Ｋ ＊ ） Ｋ ｚン０）とする場合
にはＲ１゜Ｒ２Ｒ３の値を次式を満たすよう設定すれば
よい。
Ｒ１２＝ （Ｋｇ ／ （Ｋｔ −Ｋｚ ） ）・朗１
Ｒｔｚ＝ （Ｒ２／ （１−ｘ、、 ） ）・Ｒ１１以
上は出力レベルを高／中／低１０ＦＦ の４段階に切
換える場合の実施例でおるが１一般的にバッファ出力と
Ｌ テＶｃ ｃ／Ｋ ＊Ｖ ｃ ｃ／ ・・・−・・・
” ／ ＫｎＶｃｃｌｏＦＦ （ただし１ ＞ Ｋｓ
＞ ”＝・・・＞ Ｋｎ ＞０）の（ｎ＋２）段階のレ
ベルを得る場合は、以Ｔのようにして実現する。
Ｒｔｚ＝ （Ｒ２／ （１−ｘ、、 ） ）・Ｒ１１以
上は出力レベルを高／中／低１０ＦＦ の４段階に切
換える場合の実施例でおるが１一般的にバッファ出力と
Ｌ テＶｃ ｃ／Ｋ ＊Ｖ ｃ ｃ／ ・・・−・・・
” ／ ＫｎＶｃｃｌｏＦＦ （ただし１ ＞ Ｋｓ
＞ ”＝・・・＞ Ｋｎ ＞０）の（ｎ＋２）段階のレ
ベルを得る場合は、以Ｔのようにして実現する。
すなわち、第５図に示すようにデジタル論理出力素子４
の各素子をｎ個、抵抗をｎ個用意して第１図と同じよう
な接続をする。
の各素子をｎ個、抵抗をｎ個用意して第１図と同じよう
な接続をする。
そしてデジタル論理出力素子４の各素子のステータスを
出力レベルの選択に対し１第６図のように設定し、抵抗
網５の各抵抗値を次式を満たすように設定する。
出力レベルの選択に対し１第６図のように設定し、抵抗
網５の各抵抗値を次式を満たすように設定する。
Ｒｎ ＝ （Ｋｎ ／ （１−Ｋｔ ） ）・ＲＯａｎ
−ｓ＝ （Ｋｎ／（Ｋｔ−Ｋｇ ） ） ・Ｒ（１Ｒｎ
−ｍ＝ （Ｋｎ’／（Ｋｍ−Ｋｍ＋ １ ） ） ・Ｒ
。
−ｓ＝ （Ｋｎ／（Ｋｔ−Ｋｇ ） ） ・Ｒ（１Ｒｎ
−ｍ＝ （Ｋｎ’／（Ｋｍ−Ｋｍ＋ １ ） ） ・Ｒ
。
： （ただし１≦ｍ≦ｎ−１）
Ｒｓ＝（Ｋｎ／（Ｋｎ−１−Ｋｎ））”Ｒ。
以上の設定によシバツファ６の出力からＶｃｃ／ＫＩ
Ｖｃ ｃ／−−７’ＫｎＶｃ ｃ ／ ＯＦＦの（ｎ＋
２）段階のレベルを得ることができる。
Ｖｃ ｃ／−−７’ＫｎＶｃ ｃ ／ ＯＦＦの（ｎ＋
２）段階のレベルを得ることができる。
本発明は以上詳しく説明したように、リレー、ブナログ
スイッチ等の直接回路を断続する素子を使用せず、また
Ｄ／Ａ変換器のように複雑な回路も使用していないので
、実装や信頼度の点で有利となる。 また設定精度もリ
レーを使用した場合と同程度に得ることができ、離散的
な値に制限されることもない。
スイッチ等の直接回路を断続する素子を使用せず、また
Ｄ／Ａ変換器のように複雑な回路も使用していないので
、実装や信頼度の点で有利となる。 また設定精度もリ
レーを使用した場合と同程度に得ることができ、離散的
な値に制限されることもない。
第１図は出力を４段階とした場合の本発明の実施例を示
す回路図為第２図はデジタル出力素子のステータスの設
定例を示す説明図、第３図はＣＭＯＳデジタル素子の出
力に関する概念的な等価回路図、第４図はデジタル出力
素子と抵抗網の各出力レベルに対する等価回路図、第５
図は出力を（ｎ＋２）段階という一般的な場合まで拡張
したときの本発明の実施例を示す回路図、第６図は第５
図の実施例の場合のデジタル出力素子のステータスの設
定例を示す説明図である。 １．４−０ＭＯ８のデジタル出力素子 ２．５・・・抵抗網 ３．６−・・バッファ（ゲイン１倍） Ｚｌｌ、Ｚ１２、ｚｔｓ、ｚ、−ｚｎ−・・デジタル出
力素子の個々の出力素子 Ｒ１１、Ｒｔｚ、Ｒ１３、Ｒｏ、、、ｆ４．ｎ、、、抵
抗網の個々の抵抗 特許出願人 日本電気株式会社 代理人弁理士 井 ノ ロ 壽才１図 ンヤ２ 図
ンＰＪ 固片４図 （船 （＋）（低”） （ＯＦＦ）
１１ 第５図 牙６図
す回路図為第２図はデジタル出力素子のステータスの設
定例を示す説明図、第３図はＣＭＯＳデジタル素子の出
力に関する概念的な等価回路図、第４図はデジタル出力
素子と抵抗網の各出力レベルに対する等価回路図、第５
図は出力を（ｎ＋２）段階という一般的な場合まで拡張
したときの本発明の実施例を示す回路図、第６図は第５
図の実施例の場合のデジタル出力素子のステータスの設
定例を示す説明図である。 １．４−０ＭＯ８のデジタル出力素子 ２．５・・・抵抗網 ３．６−・・バッファ（ゲイン１倍） Ｚｌｌ、Ｚ１２、ｚｔｓ、ｚ、−ｚｎ−・・デジタル出
力素子の個々の出力素子 Ｒ１１、Ｒｔｚ、Ｒ１３、Ｒｏ、、、ｆ４．ｎ、、、抵
抗網の個々の抵抗 特許出願人 日本電気株式会社 代理人弁理士 井 ノ ロ 壽才１図 ンヤ２ 図
ンＰＪ 固片４図 （船 （＋）（低”） （ＯＦＦ）
１１ 第５図 牙６図
Claims (1)
- 所要数の論理信号を受け１この論理信号の状態に従って
所要数の論理信号を出力する、必要な電流駆動能力を備
えたＣＭＯＳデジタルＩＣと、一端が互いに接続され、
他端が前記ＣＭＯ８デジタルＩＣの各出力にそれぞれ接
続された抵抗よりなる抵抗網と、前記抵抗網の一端に接
続された、出力インピーダンスを下げるためのバッファ
とを含み、前記ＣＭＯＳデジタルＩＣの各出力に従って
、分圧抵抗網を形成させアナログ出力を得ることを特徴
とするデジタルアナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16982681A JPS5871723A (ja) | 1981-10-23 | 1981-10-23 | デジタルアナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16982681A JPS5871723A (ja) | 1981-10-23 | 1981-10-23 | デジタルアナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5871723A true JPS5871723A (ja) | 1983-04-28 |
Family
ID=15893616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16982681A Pending JPS5871723A (ja) | 1981-10-23 | 1981-10-23 | デジタルアナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5871723A (ja) |
-
1981
- 1981-10-23 JP JP16982681A patent/JPS5871723A/ja active Pending
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