JPS5871732A - ダイナミック入力バッファ - Google Patents
ダイナミック入力バッファInfo
- Publication number
- JPS5871732A JPS5871732A JP57171062A JP17106282A JPS5871732A JP S5871732 A JPS5871732 A JP S5871732A JP 57171062 A JP57171062 A JP 57171062A JP 17106282 A JP17106282 A JP 17106282A JP S5871732 A JPS5871732 A JP S5871732A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- branch circuit
- input
- branch
- switch means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子回路に関するものであって、更に詳細には
、３個の異なった入力論理状態を一識することが可能な
ダイナミック入力ＣＭＯＳバッファに関するものである
。
、３個の異なった入力論理状態を一識することが可能な
ダイナミック入力ＣＭＯＳバッファに関するものである
。
トライレベル回路は、通常、集積回路マイクロプロセサ
内の種々のテスト回路に接続して使用され、集積回路チ
ップ閤の通信に使用することはあるとしても極めて希で
ある。この様なトライレベルバッファの利点としては、
回路接地基準電圧と単−人力テストピン又はトライレベ
ルバッファに接続されているパッドとの間に印加される
３個の異なった電圧レベルの１うのテスト信号が接続さ
れている親の回路の種々の機能をテストする為の幾つか
の２進出力信号の１つを発生可能であるということであ
る。
内の種々のテスト回路に接続して使用され、集積回路チ
ップ閤の通信に使用することはあるとしても極めて希で
ある。この様なトライレベルバッファの利点としては、
回路接地基準電圧と単−人力テストピン又はトライレベ
ルバッファに接続されているパッドとの間に印加される
３個の異なった電圧レベルの１うのテスト信号が接続さ
れている親の回路の種々の機能をテストする為の幾つか
の２進出力信号の１つを発生可能であるということであ
る。
従来の３状態テスト回路は、“フローティング入力”を
使用しており、該回路は該入力をテストしてそれが開回
路であるか否かを決定する−この様なテストに於いては
、テスト回路がそれと接続された親の回路から直流電力
を消費することを必要とする。本発明のトライレベル入
カバソファはこの様な電力消費を必要としないものであ
る。
使用しており、該回路は該入力をテストしてそれが開回
路であるか否かを決定する−この様なテストに於いては
、テスト回路がそれと接続された親の回路から直流電力
を消費することを必要とする。本発明のトライレベル入
カバソファはこの様な電力消費を必要としないものであ
る。
本発明は、以上の点に鑑みなされたものであって、３個
の異なった入力論理状態を認識することが可能なダイナ
ミック入力ＣＭＯＳバッファを提供することを目的とす
る。本発明の１特徴によれば、興なった電圧レベルの入
力信号に応答して３個の２進出力信号を発生することが
可能なダイナミック人力バッファが提供されるものであ
って、前記バッファに於いて、第１分岐回路と第２分岐
回路とを設けてあり、前記第１分岐回路はＰチャンネル
電界効果型入゛カトランジスタを有してお、り且つ前記
第２分岐回路はＮチャンネル電界効果型入力トランジス
タを有しており、前記第１分岐回路及び前記第２分岐回
路の各々は出力端子を有しており、前記分岐回路の各々
はソース電圧導体とドレイン電圧導体との間に接続され
ており、外部的に印加されるプリチャージパルスに応答
しソース電圧レベルを前記第１分岐入力トランジスタの
ソース要素と前記第１分岐出力端子とに印加する第１ス
イッチ手段を前記第１分岐回路内に設けてあり、前記プ
リチャージパルスに応答してドレイン電圧レベルを前記
第２分岐入力トランジスタのドレイン要素と前記第２分
岐出力端子とに印加する第１スイッチ手段を前記第２分
岐回路内に設けてあり、前記プリチャージパルスの後で
且つ前記第１分岐回路入カトランジスタと前記第２分岐
回路入力トランジスタとに印加する入力信号と同時に印
加される評価パルスに応答する第２スイッチ手段を前記
第１分岐回路内に設けてあり、前記第２スイッチ手段は
ドレイン電圧レベルを前記第１分岐入力トランジスタの
ドレイン要素へ印加し、前記評価パルスに応答してソー
ス電圧を前記第２分岐回路入力トランジスタのソース要
素へ印加する第２スイッチ手段を前記第２分岐回路内に
設け。
の異なった入力論理状態を認識することが可能なダイナ
ミック入力ＣＭＯＳバッファを提供することを目的とす
る。本発明の１特徴によれば、興なった電圧レベルの入
力信号に応答して３個の２進出力信号を発生することが
可能なダイナミック人力バッファが提供されるものであ
って、前記バッファに於いて、第１分岐回路と第２分岐
回路とを設けてあり、前記第１分岐回路はＰチャンネル
電界効果型入゛カトランジスタを有してお、り且つ前記
第２分岐回路はＮチャンネル電界効果型入力トランジス
タを有しており、前記第１分岐回路及び前記第２分岐回
路の各々は出力端子を有しており、前記分岐回路の各々
はソース電圧導体とドレイン電圧導体との間に接続され
ており、外部的に印加されるプリチャージパルスに応答
しソース電圧レベルを前記第１分岐入力トランジスタの
ソース要素と前記第１分岐出力端子とに印加する第１ス
イッチ手段を前記第１分岐回路内に設けてあり、前記プ
リチャージパルスに応答してドレイン電圧レベルを前記
第２分岐入力トランジスタのドレイン要素と前記第２分
岐出力端子とに印加する第１スイッチ手段を前記第２分
岐回路内に設けてあり、前記プリチャージパルスの後で
且つ前記第１分岐回路入カトランジスタと前記第２分岐
回路入力トランジスタとに印加する入力信号と同時に印
加される評価パルスに応答する第２スイッチ手段を前記
第１分岐回路内に設けてあり、前記第２スイッチ手段は
ドレイン電圧レベルを前記第１分岐入力トランジスタの
ドレイン要素へ印加し、前記評価パルスに応答してソー
ス電圧を前記第２分岐回路入力トランジスタのソース要
素へ印加する第２スイッチ手段を前記第２分岐回路内に
設け。
たものである。
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。第１図は本発明トライレベル
バッファ回路の回路図であって、入力パッド又はビン１
０を示しており、該ビンは集積回路内へ種々のテスト信
号を送り込む為に設けられている複雑な集積回路チップ
の１個のピンとすることが可能である。バッド１０は、
Ｐチャンネル電界効果型トランジスタ１２のゲート要素
へ電気的に接続されており、またＰチャンネル電界効果
型トランジスタ１４のゲート要素にも接続されている。
について詳細に説明する。第１図は本発明トライレベル
バッファ回路の回路図であって、入力パッド又はビン１
０を示しており、該ビンは集積回路内へ種々のテスト信
号を送り込む為に設けられている複雑な集積回路チップ
の１個のピンとすることが可能である。バッド１０は、
Ｐチャンネル電界効果型トランジスタ１２のゲート要素
へ電気的に接続されており、またＰチャンネル電界効果
型トランジスタ１４のゲート要素にも接続されている。
尚、本明細書に於いては、Ｎチャンネル電界効果型トラ
ンジスタ及びＰチャンネル電界効果型トランジスタを、
単にＮトランジスタ及びＰトランジスタとも略称する。
ンジスタ及びＰチャンネル電界効果型トランジスタを、
単にＮトランジスタ及びＰトランジスタとも略称する。
Ｐトランジスタ１２のソース要素はＮトランジスタ１６
のドレインへ接続されており、Ｎトランジスタ１６のソ
ースは回路接地基−電圧へ接続されている。Ｐトランジ
スタ１２のドレインはＰトランジスタ１８のソースへ接
続されており、Ｐトランジスタ１８のドレインは正のド
レイン電圧導体２０へ接続されている。Ｎトランジスタ
１６のゲートは親の集積回路チップ内のクロック回路に
接続させており、該クリック回路はプリチャージパルス
ＰＣとして呼称される正パルスを印加する。
のドレインへ接続されており、Ｎトランジスタ１６のソ
ースは回路接地基−電圧へ接続されている。Ｐトランジ
スタ１２のドレインはＰトランジスタ１８のソースへ接
続されており、Ｐトランジスタ１８のドレインは正のド
レイン電圧導体２０へ接続されている。Ｎトランジスタ
１６のゲートは親の集積回路チップ内のクロック回路に
接続させており、該クリック回路はプリチャージパルス
ＰＣとして呼称される正パルスを印加する。
Ｐトランジスタ１８のゲート要素も同様に親の回路チッ
プ内のクロック回路へ接続されており、該クロック回路
は、プリチャージパルスの後で且つ入力信号と同時に、
評価パルスＥとして呼称される反転パルスを印加する。
プ内のクロック回路へ接続されており、該クロック回路
は、プリチャージパルスの後で且つ入力信号と同時に、
評価パルスＥとして呼称される反転パルスを印加する。
トランジスタ１２，１６．１８・によって形成される分
岐口路からの出力はＰトランジスタ１２とＮトランジス
タ１６とで構成されるＣＭＯＳトランジスタ対の相互接
続点から取出される。
岐口路からの出力はＰトランジスタ１２とＮトランジス
タ１６とで構成されるＣＭＯＳトランジスタ対の相互接
続点から取出される。
第２の分岐回路に於いては、Ｎトランジスタ１４のドレ
イン要素はＰトランジスタ２２のソース要素に接続され
ており一１Ｐトランジスタ２２のドレインは正の電圧源
導体２０へ接続されている。
イン要素はＰトランジスタ２２のソース要素に接続され
ており一１Ｐトランジスタ２２のドレインは正の電圧源
導体２０へ接続されている。
Ｎトランジスタ１４のソース要素はＮトランジスタ２４
のドレインへ接続されており、Ｎトランジスタ２４のソ
ースは接地基準電圧へ接続されている。トランジスタ２
２のゲート要素は内部りＯツク回路へ接続されており、
該内部りＯツク回路は、トランジスタ１６へ印加される
プリチャージパルスＰＣと同時に反転されたプリチャー
ジパルスＰＣを印加する。同様にＮトランジスタ２４の
ゲートはクロック回路へ接続されており、該クロック回
路は、プリチャージパルスの後に於いて、Ｐトランジス
タ１８へ印加されるパルス及びバンド１０へ印加される
入力信号と同時的に評価パルスＥを供給する。この第２
分岐回路からの出力は、Ｎトランジスタ１４とＰトラン
ジスタ２２とで構成される０ＭＯ８対の相互接続部から
取出される。
のドレインへ接続されており、Ｎトランジスタ２４のソ
ースは接地基準電圧へ接続されている。トランジスタ２
２のゲート要素は内部りＯツク回路へ接続されており、
該内部りＯツク回路は、トランジスタ１６へ印加される
プリチャージパルスＰＣと同時に反転されたプリチャー
ジパルスＰＣを印加する。同様にＮトランジスタ２４の
ゲートはクロック回路へ接続されており、該クロック回
路は、プリチャージパルスの後に於いて、Ｐトランジス
タ１８へ印加されるパルス及びバンド１０へ印加される
入力信号と同時的に評価パルスＥを供給する。この第２
分岐回路からの出力は、Ｎトランジスタ１４とＰトラン
ジスタ２２とで構成される０ＭＯ８対の相互接続部から
取出される。
Ｎトランジスタ１６へ正のプリチャージパルスＰＣを印
加すると共にＰトランジスタ２２へ反転したプリチャー
ジパルスＰＣを印加することによって本トライレベルバ
ッファ回路を初期値化することによってこれらのトラン
ジスタを導通状態とさせ、従って出力Ａは接地基準電圧
となり、出力Ｂは導体２０の正ドレイン電位となる。次
いで、プリチャージパルスがｗｔｍし、評価パルスをト
ランジスタ１８及び２４へ印加させることによって、こ
れらのトランジスタが導通状態となり、その結果得られ
る出力レベルはトランジスタ１２及び１４を介しての導
通状態に依存することとなる。ピン１０からＰトランジ
スタ１２のゲートへ印加される入力信号が高である場合
には、トランジスタ１２はオフされ、出力Ａはプリチャ
ージパルスの期間中に於けるトランジスタ１６の従前の
導通状態によって一確立された接地レベルに維持される
。
加すると共にＰトランジスタ２２へ反転したプリチャー
ジパルスＰＣを印加することによって本トライレベルバ
ッファ回路を初期値化することによってこれらのトラン
ジスタを導通状態とさせ、従って出力Ａは接地基準電圧
となり、出力Ｂは導体２０の正ドレイン電位となる。次
いで、プリチャージパルスがｗｔｍし、評価パルスをト
ランジスタ１８及び２４へ印加させることによって、こ
れらのトランジスタが導通状態となり、その結果得られ
る出力レベルはトランジスタ１２及び１４を介しての導
通状態に依存することとなる。ピン１０からＰトランジ
スタ１２のゲートへ印加される入力信号が高である場合
には、トランジスタ１２はオフされ、出力Ａはプリチャ
ージパルスの期間中に於けるトランジスタ１６の従前の
導通状態によって一確立された接地レベルに維持される
。
Ｎトランジスタ１４のゲートに高状態の入力信号が印加
されると、該トランジスタはオンされ、出力Ｂと接地基
準電圧との圀に導通状態を確立する。
されると、該トランジスタはオンされ、出力Ｂと接地基
準電圧との圀に導通状態を確立する。
従って、高状態の入力信号が印加されると、出力Ａ及び
Ｂの両方が、第３図の真理値表に示した如く、接地レベ
ル即ち低レベルに設定される。
Ｂの両方が、第３図の真理値表に示した如く、接地レベ
ル即ち低レベルに設定される。
プリチャージパルスが消失し且つ評価パルスをトランジ
ス９夕１８及び２４へ印加した後に、ビン１０からトラ
ンジスタ１２及び１４へ印加された入力信号が低状態即
ち接地電位である場合には、。
ス９夕１８及び２４へ印加した後に、ビン１０からトラ
ンジスタ１２及び１４へ印加された入力信号が低状態即
ち接地電位である場合には、。
Ｎトランジスタ１４は非導通状態を維持し、出力Ｂはプ
リチャージパルスの期間中にトランジスタ２２を介して
の導通によって確立された高いトレイン電圧レベルに維
持される。Ｐトランジスタ１２へ低レベルの入力信号が
印加されると、該トランジスタは導通状態とされ、同様
に、トランジスタ１８を介しての導通によって確立され
た高レベルの出力Ａを印加する。従っ−で、低レベル即
ち接地レベルの入力信号が印加されると、出力Ａ及びＢ
の両方は、第３図の真理値表に示した如く、高状態とな
る。
リチャージパルスの期間中にトランジスタ２２を介して
の導通によって確立された高いトレイン電圧レベルに維
持される。Ｐトランジスタ１２へ低レベルの入力信号が
印加されると、該トランジスタは導通状態とされ、同様
に、トランジスタ１８を介しての導通によって確立され
た高レベルの出力Ａを印加する。従っ−で、低レベル即
ち接地レベルの入力信号が印加されると、出力Ａ及びＢ
の両方は、第３図の真理値表に示した如く、高状態とな
る。
ビン１０へ印加される入力信号がＰトランジスタ１２と
Ｎトランジスタ１４の両方を導通状態とさせる場合には
本トライレベルバッファ回路から３番目の２進出力付号
が得られる。第２図に示した如く、Ｎトランジスタ１４
の導通はライン２６で示した如く選択した正のドレイン
電圧レベルで発生し、ライン２８で示した一層低いスレ
ッシュホールドレベルで遮断される。従って、ライン２
８で示したレベルよりも下の電圧レベルに於いては、Ｎ
トランジスタ１４は非導通状態となる。同様に、Ｐトラ
ンジスタ１２はライン３０で示した接地基準電圧信号の
様な低い入力信号で導通状態とされ、電圧レベルがライ
ン３２で示したスレッシュホールドレベルへ増加される
と遮断状態とされる。従って、ソース対ドレイン電位は
、Ｎトランジスタスレッシュホールドレベル２８とＰト
ランジスタスレッシュホールドレベル３２との閣の入力
−信号ラインが両方のタイプのトランジスタを介しての
導通を許容する様に選択されねばならない。従って、第
１図のビン１０へ“半分”レベル入力電圧を印加した場
合には、両方のトランジスタ１２及び１４が導通状態と
なる。従って、トランジスタ１４はトランジスタ２４を
介して出力Ｂと接地基準電圧との闇に導通路を提供し、
従って出力Ｂは低状態となる。一方、トランジスタ１２
は、トランジスタ１８を介して出力Ａから正のドレイン
導体２０への導通路を形成し、従って出力Ａは、第３図
の真理値表に示した如く、高状態となる。
Ｎトランジスタ１４の両方を導通状態とさせる場合には
本トライレベルバッファ回路から３番目の２進出力付号
が得られる。第２図に示した如く、Ｎトランジスタ１４
の導通はライン２６で示した如く選択した正のドレイン
電圧レベルで発生し、ライン２８で示した一層低いスレ
ッシュホールドレベルで遮断される。従って、ライン２
８で示したレベルよりも下の電圧レベルに於いては、Ｎ
トランジスタ１４は非導通状態となる。同様に、Ｐトラ
ンジスタ１２はライン３０で示した接地基準電圧信号の
様な低い入力信号で導通状態とされ、電圧レベルがライ
ン３２で示したスレッシュホールドレベルへ増加される
と遮断状態とされる。従って、ソース対ドレイン電位は
、Ｎトランジスタスレッシュホールドレベル２８とＰト
ランジスタスレッシュホールドレベル３２との閣の入力
−信号ラインが両方のタイプのトランジスタを介しての
導通を許容する様に選択されねばならない。従って、第
１図のビン１０へ“半分”レベル入力電圧を印加した場
合には、両方のトランジスタ１２及び１４が導通状態と
なる。従って、トランジスタ１４はトランジスタ２４を
介して出力Ｂと接地基準電圧との闇に導通路を提供し、
従って出力Ｂは低状態となる。一方、トランジスタ１２
は、トランジスタ１８を介して出力Ａから正のドレイン
導体２０への導通路を形成し、従って出力Ａは、第３図
の真理値表に示した如く、高状態となる。
所望により、ソース対ドレイン電位は、“半分”レベル
入力信号がＰトランジスタ１２とＮトランジスタ１４の
どちらをも導通状態としないように選択することが可能
である。この様な電位を使用して出力端子Ａに“１”を
供給し出力端子Ｂへ４１０”を供給する為に、ビン１０
へ方形波を印加して入力トランジスタ１２及び１４を交
互にオンさせることが可能である。この様な方形波は、
勿論、トランジスタ１８及び２４へ印加される評価パル
スの期間と同じか又はそれ以下の周期を有するものでな
ければならない。
入力信号がＰトランジスタ１２とＮトランジスタ１４の
どちらをも導通状態としないように選択することが可能
である。この様な電位を使用して出力端子Ａに“１”を
供給し出力端子Ｂへ４１０”を供給する為に、ビン１０
へ方形波を印加して入力トランジスタ１２及び１４を交
互にオンさせることが可能である。この様な方形波は、
勿論、トランジスタ１８及び２４へ印加される評価パル
スの期間と同じか又はそれ以下の周期を有するものでな
ければならない。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例に限定されるべきものでは
なく、本発明の技術的範囲を逸脱することなしに種々の
変形が可能であることは勿論である。
たが、本発明はこれら具体例に限定されるべきものでは
なく、本発明の技術的範囲を逸脱することなしに種々の
変形が可能であることは勿論である。
第１図は本発明トライレベル人力バッファの１実施例を
示した回路図、第２図は３個の入力電圧レベルの各々に
対する２進出力を図示した説明図、。 第３図は本発明バッファ回路の入力及び出力レベルの真
理値表を示した説明図、である。 （符号の説明） １０： 入力パッド（ビン） ２０： 正のドレイン電圧導体 Ａ、Ｂ： 出力 Ｅ、Ｅ： 評価パルス ＰＣ，Ｐで： プリチャージパルス 特許出願人 フェアチアイルド カメラアンド イ
ンストルメント コーポレーション
示した回路図、第２図は３個の入力電圧レベルの各々に
対する２進出力を図示した説明図、。 第３図は本発明バッファ回路の入力及び出力レベルの真
理値表を示した説明図、である。 （符号の説明） １０： 入力パッド（ビン） ２０： 正のドレイン電圧導体 Ａ、Ｂ： 出力 Ｅ、Ｅ： 評価パルス ＰＣ，Ｐで： プリチャージパルス 特許出願人 フェアチアイルド カメラアンド イ
ンストルメント コーポレーション
Claims (1)
- 【特許請求の範囲】 １、興なった電圧レベルの入力信号に応答して３個の２
進出力信号を発生可能なダイナミック入カバソファに於
いて、第１分岐回路と第２分岐回路とを設けてあり、前
記第１分岐回路はＰチャンネル電界効果型入力トランジ
スタを有し且つ前記第２分岐回路はＮチャンネル電界効
果型入力トランジスタを有し、前記第１分岐回路及び前
記第２分岐回路の各々は出力端子を有し、前記分岐回路
の各々はソース電圧導体及びドレイン電圧導体との間に
接続されており、外部的に印加されたプリチャージパル
スに応答してソース電圧レベルを前記第１分岐入力トラ
ンジスタのソース要素及び前記第１分岐出力端子へ印加
させる第１スイッチ手段を前記第１分岐回路内に設けて
あり、前記プリチャージパルスに応答してドレイン電圧
レベルを前記第１分岐入力トランジスタのドレイン要素
と前記第１分岐出力端子へ印加させる第１スイッチ手段
を前記第２分岐回路内に設けてあり、前記プリチャージ
パルスの後で且つ前記第１分岐回路入力トランジスタ及
び前記第２分岐回路入力トランジスタへ印加される入力
信号と同時に印加される評価パルスに応當する第２スイ
ッチ手段を前記第１分岐回路内に設けてあり、前記第２
スイッチ手段はドレイン電圧レベルを前記第１分岐入力
トランジスタのドレイン要素へ印加し、前記評価パルス
に応答しソース電圧を前記第２分岐回路入力トランジス
タのソース要素へ印加する第２スイッチ手段を前記第２
分岐回路内に設けであることを特徴とするバッファ。 ２、上記第１項に於いて、前記ソース電圧レベルとドレ
イン電圧レベルとの閣の電位が、前記ソース電圧レベル
とドレイン電圧レベルとの闇の実質的に半分の電圧の入
力信号の印加によって前記入力トランジスタの両方を導
通状態とさせる様に選択されていることを特徴とするバ
ッファ。 ３、上記第１項に於いて、前記評価パルスの期間以下の
周期を有する方形波入力信号の印加によって前記第１分
岐回路入力トランジスタ及び第２分岐回路入力トランジ
スタを交互に導通状態とさせることを特徴とするバッフ
ァ。 ４、上記第２項又は第３項に於いて、前記第１分岐回路
及び第２分岐回路内の前記第１スイッチ手段がそれに接
続される入力トランジスタと０ＭＯ８対を形成する電界
効果型トランジスタであり、前記出力端子が前記第１ス
イッチ手段トランジスタとそれに対応する入力トランジ
スタとの間の接続点に設けられていることを特徴とする
バッファ。 ５、上記１４項に於いて、前記第１分岐回路及び第２分
岐回路の各々が、前記ソース電圧導体とドレイン電圧導
体との間に直列接続されている前記第１スイッチ手段ト
ランジスタと、前記入力トランジスタと、前記第２スイ
ッチ手段とを有することを特徴とするバッファ。 ６、上記第５項に於いて、前記第１分岐回路内の前記第
１スイッチ手段がＮチャンネルトランジスタであり、前
記入力トランジスタがＰチャンネルトランジスタであり
、前記第２スイッチ手段がＰチャンネルトランジスタで
あり、前記第２分岐回路内に設けられている前記第１ス
イッチ手段がＰチャンネルトランジスタであり、前記入
力トランジスタがＮチャンネルトランジスタであり、前
記第２スイッチ手段がＮチャンネルトランジスタである
ことを特徴とするバッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US308070 | 1981-10-02 | ||
| US06/308,070 US4449065A (en) | 1981-10-02 | 1981-10-02 | Tri-level input buffer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871732A true JPS5871732A (ja) | 1983-04-28 |
| JPH0380373B2 JPH0380373B2 (ja) | 1991-12-24 |
Family
ID=23192416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171062A Granted JPS5871732A (ja) | 1981-10-02 | 1982-10-01 | ダイナミック入力バッファ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4449065A (ja) |
| EP (1) | EP0076734A3 (ja) |
| JP (1) | JPS5871732A (ja) |
| CA (1) | CA1196393A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342221A (ja) * | 1986-08-07 | 1988-02-23 | Yukio Yasuda | ダイナミツク型多値回路 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166713A (en) * | 1981-04-08 | 1982-10-14 | Nec Corp | Output circuit |
| US4717847A (en) * | 1985-04-29 | 1988-01-05 | Harris Corporation | TTL compatible CMOS input buffer |
| US4808854A (en) * | 1987-03-05 | 1989-02-28 | Ltv Aerospace & Defense Co. | Trinary inverter |
| US4743842A (en) * | 1987-03-11 | 1988-05-10 | Grumman Aerospace Corporation | Tri-state circuit tester |
| US4782250A (en) * | 1987-08-31 | 1988-11-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
| US5321701A (en) * | 1990-12-06 | 1994-06-14 | Teradyne, Inc. | Method and apparatus for a minimal memory in-circuit digital tester |
| DE4420988A1 (de) * | 1994-06-16 | 1995-12-21 | Philips Patentverwaltung | Verfahren zum Testen einer integrierten Schaltung sowie integrierte Schaltungsanordnung mit einer Testschaltung |
| US5731719A (en) * | 1995-11-07 | 1998-03-24 | Cypress Semiconductor Corporation | Phase detector for a ternary signal |
| US5714852A (en) * | 1996-09-13 | 1998-02-03 | United Technologies Automotive, Inc. | Three state switch detection using current sensing |
| US6133753A (en) * | 1998-11-25 | 2000-10-17 | Analog Devices, Inc. | Tri-state input detection circuit |
| GB0214516D0 (en) * | 2002-06-21 | 2002-08-07 | Melexis Nv | Single pin multilevel intergrated circuit test interface |
| TWI269529B (en) * | 2005-06-14 | 2006-12-21 | Richtek Technology Corp | Tri-state output logic with zero quiescent current by one input control |
| US7795915B2 (en) * | 2008-08-04 | 2010-09-14 | Chil Semiconductor Corporation | Multi-level signaling |
| US9385718B1 (en) | 2013-10-18 | 2016-07-05 | Altera Corporation | Input-output buffer circuit with a gate bias generator |
| US9960588B2 (en) | 2015-03-19 | 2018-05-01 | Infineon Technologies Ag | Power switch device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5123062A (ja) * | 1974-08-21 | 1976-02-24 | Hitachi Ltd | |
| JPS54114056A (en) * | 1978-02-24 | 1979-09-05 | Sanyo Electric Co Ltd | Ternary logic circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3609411A (en) * | 1970-07-06 | 1971-09-28 | Hughes Aircraft Co | Mosfet level detector |
| JPS5046374A (ja) * | 1973-08-30 | 1975-04-25 | Toyo Kogyo Co | |
| US3969633A (en) * | 1975-01-08 | 1976-07-13 | Mostek Corporation | Self-biased trinary input circuit for MOSFET integrated circuit |
| JPS5284938A (en) * | 1976-01-07 | 1977-07-14 | Hitachi Ltd | Logic circuit |
| US4163907A (en) * | 1977-09-16 | 1979-08-07 | Harris Corporation | Three logic state input buffers |
| DE2840006C2 (de) * | 1978-09-14 | 1980-10-02 | Deutsche Itt Industries Gmbh, 7800 Freiburg | CMOS-Schaltung zur Umwandlung eines Ternärsignals in zwei Binärsignale und Verwendung dieser CMOS-Schaltung |
| US4363978A (en) * | 1980-07-31 | 1982-12-14 | Rockwell International Corporation | Reduced power tristate driver circuit |
-
1981
- 1981-10-02 US US06/308,070 patent/US4449065A/en not_active Expired - Lifetime
-
1982
- 1982-09-28 EP EP82401750A patent/EP0076734A3/en not_active Ceased
- 1982-10-01 JP JP57171062A patent/JPS5871732A/ja active Granted
- 1982-10-01 CA CA000412699A patent/CA1196393A/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5123062A (ja) * | 1974-08-21 | 1976-02-24 | Hitachi Ltd | |
| JPS54114056A (en) * | 1978-02-24 | 1979-09-05 | Sanyo Electric Co Ltd | Ternary logic circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342221A (ja) * | 1986-08-07 | 1988-02-23 | Yukio Yasuda | ダイナミツク型多値回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0076734A2 (en) | 1983-04-13 |
| US4449065A (en) | 1984-05-15 |
| JPH0380373B2 (ja) | 1991-12-24 |
| EP0076734A3 (en) | 1984-08-01 |
| CA1196393A (en) | 1985-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH041440B2 (ja) | ||
| JPH011200A (ja) | 半導体集積回路 | |
| JPH0380373B2 (ja) | ||
| US4728822A (en) | Data processing system with improved output function | |
| JP3751406B2 (ja) | 半導体装置のパッド信号検出回路 | |
| JPS6226604B2 (ja) | ||
| JPS5928986B2 (ja) | 半導体集積回路 | |
| KR970076845A (ko) | 반도체 기억 장치의 입력 회로 | |
| JP2646771B2 (ja) | 半導体集積回路 | |
| JPH10276069A (ja) | データラッチ回路 | |
| JPS6120895B2 (ja) | ||
| KR100244461B1 (ko) | 출력 버퍼 회로 | |
| KR930010941B1 (ko) | 전가산기 집적회로 | |
| JPS62502370A (ja) | 相補形ｆｅｔ遅延／論理セル | |
| JPH0619701B2 (ja) | 半加算回路 | |
| KR100399888B1 (ko) | 고속데이터출력버퍼 | |
| JPS6135628A (ja) | Ｃｍｏｓ２値４値変換回路 | |
| JPS6441924A (en) | Logic circuit | |
| SU790127A1 (ru) | Триггер на мдп транзисторах | |
| JPS625721A (ja) | 半導体集積回路 | |
| JPH0231896B2 (ja) | ||
| JPH011327A (ja) | 論理和回路装置 | |
| JPH04249917A (ja) | スリーステート出力バッファ | |
| JPH0277667A (ja) | 半導体集積回路装置 | |
| JPS5979632A (ja) | ラツチ回路 |