JPH011327A - 論理和回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ この発明は、論理和回路装置に関するものである。

［従来の技術ｌ ＭＯＳＦＥＴを用いた従来の２人力ＯＲゲート回路は、
第３図に示すように、２人力ＮＯＲゲート１１とインバ
ータ回路１２とを組合わせることにより構成されている
。

第４図は、ＣＭＯＳＦＥＴを用いた２人力ＯＲゲート回
路の回路°構成を示す図である。

１てにおいて、２人力ＮＯＲゲート回路１１は、２つの
ＰチャネルＭＯ９）ランジスタｐＨ，Ｐ１２と２つのＮ
チャネル間ＯｓトランジスタＮ１１、Ｎ１２とから構成
されている。トランジスタｐＨおよびＮｉｌのゲート端
子は第１の入力端子ａに共通接続されており、この第１
の入力端子ａに第１の入力信号Ａが与えられる。トラン
ジスタＰｉｔの一方導通端子は電源ＶＣＣに共通接続さ
れ、他方導通端子はトランジスタＰ１２の一方導通端子
に接続されている。トランジスタＰ１２の他方導通端子
はトランジスタＮｉｌおよびＮ１２の一方導通端子の接
続点Ｃに接続され、この接続点Ｃから出力信号Ｃが導出
される。トランジスタＮｉｌおよびＮ１２の他方導通端
子は共に接地されている。トランジスタＰ１２およびＮ
１２のゲート端子は第２の入力端子すに共通接続されて
おり、この第２の入力端子すに第２の入力信号Ｂが与え
られる。

インバータ回路１２は、ＰチャネルＭＯ３Ｉ−ランジス
タＰ１３とＮチャネルＭＯ３）ランジスタＮ１３とから
構成されている。トランジスタＰ１３およびＮ１３のゲ
ート端子は前記２人力ＮＯＲゲート１１の接続点Ｃに共
通接続されている。トランジスタＰ１３の一方導通端子
は電源ｖ。０に接続され、トランジスタＰ１３の他方導
通端子はトランジスタＮ１３の一方導通端子に接続され
かつ出力端子ｙに接続されている。トランジスタＮ１３
の他方導通端子は接地されている。入力信号ＡおよびＢ
に基づく出力信号Ｙが出力端子ｙから導出される。

この２人力ＯＲゲート回路は、入力信号ＡおよびＢが共
にＬｏｗレベル（以下、「Ｌ」レベルという）のとき、
トランジスタｐＨおよびＰＩ３が共にオンし、トランジ
スタＮｉｌおよびＮ１２が共にオフするので、出力信号
ＣはＨｉｇｈレベル（以下、ｒＨＪレベルという）とな
る。これにより、トランジスタＰ１３がオフし、トラン
ジスタＮ１３がオンするので、出力信号ＹはｒＬＪレベ
ルとなる。

また、入力信号ＡおよびＢが共にｒＨＪレベルのときま
たはどちらか一方がｒＨＪレベルのときには、トランジ
スタｐＨおよびＰＩ３の両方または一方がオフし、トラ
ンジスタＮｉｌおよびＮ１２の両方または一方がオンす
るので、出力信号ＣはｒＬＪレベルとなる。これにより
、トランジスタＰ１３がオンし、トランジスタＮ１３が
オフするので、出力信号ＹはｒＨＪレベルとなる。

以上のことを真理値表に表わすと、下の表のようになる
。

表 ［発明が解決しようとする問題点］ 上記の従来の２人力ＯＲゲート回路は、トランジスタの
数が最低でも６個必要であり、また、信号がＮＯＲゲー
ト１個とインバータ回路１個とを通過しなければならな
いため、動作速度もＮＯＲゲート回路に比べ必然的に遅
くなるという問題点がある。

この発明は、上記の２つの問題点に着目してなされたも
ので、素Ｔ数が低減されかつ動作速度が高められた論理
和回路装置を提供することを目的とする。

［問題点を解決するための手段］ この発明に係る論理和回路装置は、第１の入力信号が与
えられる第１の入力端子と、第２の入力信号が与えられ
る第２の入力端子と、出力端子と、第１の制御素子と、
第２の制御素子とを備えたものである。

前記第１の制御素子は、第２の入力端子に接続される一
方導通端子と、出力端子に接続される他方導通端子と、
第１の入力信号に結合される制御端子とを備え、第１の
入力信号が低論理レベルの場合には一方導通端子と他方
導通端子との間が導通状態となり、第１の入力信号が高
論理レベルの場合には一方導通端子と他方導通端子との
間が非導通状態となるものである。

また、第２の制御素子は、第１の制御素子の他方導通端
子に接続される一方導通端子と、高論理レベルの電位が
与えられる他方導通端子と、第１の入力信号に結合され
る制御端子とを備え、第１の入力信号が低論理レベルの
場合には一方導通端子と他方導通端子との間が非導通状
態となり、第１の入力信号が高論理レベルの場合には一
方導通端子と他方導通端子との間が導通状態となるもの
である。

［作用］ この発明に係る論理和回路装置においては、第１の入力
端子に与えられる第１の入力信号が低論理レベルのとき
には、第１の制御素子が導通状態となり、第２の入力端
子に与えられる第２の入力信号が第１の制御素子を通っ
て出力端子から出力される。このとき、第２の制御素子
は非導通状態となっている。

逆に、第１の入力端子に与えられる第１の入力信号が高
論理レベルのときには、第１の制御素子が非導通状態と
なり、第２の制御素子が導通状態となる。これによって
、ｍ２の入力端子に与えられる第２の入力信号は出力端
子に伝達されず、第２の制御素子の他方導通端子に与え
られている高論理レベルの電位が第２の制御素子を通っ
て出力端子から出力される。

この論理和回路装置を構成するために必要な素子の数は
従来の論理和回路装置よりも低減され、入力信号が通過
する素子の数も少なくなるので、動作速度が高速化され
る。

［実施例］ 以下、この発明の実施例を図面を用いて説明する。

第１図はこの発明による論理和回路装置の一実施例を示
す回路図である。

この論理和回路装置はＣＭＯＳよりなるインバータ回路
１およびスイッチ回路２から構成されている。

インバータ回路１はＰチャネルＭＯＳトランジスタＰ１
とＮチャネルＭＯＳトランジスタＮ１とからなり、これ
らのトランジスタＰ１およびＮ１のゲート端子は第１の
入力端子ａに接続されている。この第１の入力端子ａに
第１の入力信号Ａが与えられる。また、トランジスタＰ
１の一方導通端子は電源Ｖ。Ｃに接続され、このトラン
ジスタＰ１の他方導通端子はトランジスタＮ１の一方導
通端子に接続され、このトランジスタＮ１の他方導通端
子は接地されている。トランジスタＰ１の他方導通端子
とトランジスタＮ１の一方導通端子との接続点Ｃから出
力信号Ｃが導出される。

スイッチ回路２は、ＮチャネルＭＯＳトランジスタＮ２
とＰチャネルＭＯＳトランジスタＰ３とからなるトラン
スファゲート３およびＮチャネルＭＯＳトランジスタＰ
２からなるプルアップトランジスタ４から構成されてい
る。トランジスタＰ２およびＮ２のゲート端子は互いに
接続されており、この接続点に前記インバータ回路１か
らの出力信号Ｃが与えられる。また、トランジスタＰ２
の一方導通端子は電源ＶＣＣに接続され、他方導通端子
はトランジスタＮ２およびＢ３の一方導通端子に接続さ
れかつ出力端子ｙに接続されている。

トランジスタＮ２およびＢ３の他方導通端子は第２の入
力端子すに共通接続されており、この第２の入力端子す
に第２の入力信号Ｂが与えられる。

トランジスタＰ３のゲート端子は第１の入力端子ａに接
続されている。入力信号ＡおよびＢ１．：基づく出力信
号Ｙが出力端子ｙから導出される。

次に、この実施例の論理和回路装置の動作を説明する。

第１の入力信号ＡがｒＨＪレベルのときには、インバー
タ回路１のトランジスタＰ１がオフし、トランジスタＮ
１がオンするので、出力信号ＣはｒＬＪレベルとなる。

これにより、次段のスイッチ回路２においては、出力信
号Ｃで制御されるトランジスタＮ２および第１の入力信
号Ａで制御されるトランジスタＰ３が共にオフし、プル
アップトランジスタＰ２がオンするので、第２の入力信
号Ｂに関係なく、出力信号ＹはｒＨＪレベルとなる。

次に、第１の入力信号ＡがｒＬＪレベルのときには、ト
ランジスタＰ１がオンし、トランジスタＮ１がオフする
ので、出力信号ＣはｒＨＪレベルとなる。これにより、
次段のスイッチ回路２においては、トランジスタＮ２お
よびトランジスタＰ３が共にオンしてトランスファゲー
ト３がオンし、またプルアップトランジスタ４がオフす
る。この結果、出力端子ｙからは第２の入力信号Ｂがそ
のまま出力信号Ｙとして導出されることになる。

したがって、この回路装置の動作を論理式で表わすと、
Ｙ−Ａ＋８となり２人力ＯＲゲート回路として機能する
。

この実施例の論理和回路装置は５つのトランジスタによ
り構成され、従来の論理和回路装置よりも素子数が１つ
低減される。また、入力信号ＡおよびＢが通過する素子
の数も減少しているので、動作速度が高速化される。

第２図はこの発明による論理和回路装置の他の実施例を
示す回路図である。

この論理和回路装置は、８ＭＯ８によりインバータ回路
１およびスイッチ回路２を構成したものである。

インバータ回路１は、デイプリージョン型のＮチャネル
ＭＯＳトランジスタＮ３およびエンハンスメント型のＮ
チャネルＭＯ３）ランジスタＮ４から構成されている。

トランジスタＮ３の一方導通端子は電源ＶＣＣに接続さ
れ、他方導通端子はゲート端子に接続されかつトランジ
スタＮ４の一方導通端子に接続されている。トランジス
タＮ４の他方導通端子は接地され、ゲート端子は第１の
入力端子ａに接続されている。この第１の入力端子ａに
第１の入力信号Ａが与えられる。トランジスタＮ３の他
方導通端子とトランジスタＮ４の一方導通端子との接続
点Ｃから出力信号Ｃが導出される。

スイッチ回路２は、１つのＮチャネルＭＯＳトランジス
タＮ５からなるトランスファゲート３およびＮチャネル
ＭＯＳトランジスタＮ６からなるプルアップトランジス
タ４から構成されている。

トランジスタＮ６のゲート端子は第１の入力端子ａに接
続されている。トランジスタＮ６の一方導通端子は電源
ＶＣＣに接続され、他方導通端子はトランジスタＮ５の
一方導通端子に接続されかつ出力端子ｙに接続されてい
る。トランジスタＮ５のゲート端子にはインバータ回路
１からの出力信号Ｃが与えられる。トランジスタＮ５の
他方導通端子は第２の入力端子すに接続されており、こ
の第２の入力端子すに第２の入力信号Ｂが与えられる。

入力信号ＡおよびＢに基づく出力信号Ｙが出力端子ｙか
ら導出される。

この実施例においては、第１の入力信号ＡがｒＨＪレベ
ルのときには、インバータ回路１からの出力信号Ｃはｒ
ＬＪレベルとなる。これにより、トランジスタＮ５がオ
フし、トランジスタＮ６がオンするので、第２の入力信
号Ｂに関係なく、出力信号ＹはｒＨＪレベルとなる。

第１の入力端子Ａが「Ｌ」レベルのときには、インバー
タ回路１からの出力信号ＣはｒＨＪレベルとなる。これ
により、トランジスタＮ５がオンし、トランジスタＮ６
がオフするので、出力端子ｙからは第２の入力信号Ｂが
そのまま出力信号Ｙとして導出されることになる。

したがって、この回路は、２人力ＯＲゲート回路として
機能する。

この実施例の論理和回路装置は、４つのトランジスタに
より構成され、ＮＭＯＳにより構成された従来の論理和
回路装置よりも素子数が１つ低減される。また、入力信
号ＡおよびＢが通過する素Ｔの数も減少しているので、
動作速度が高速化される。

したがって、上記いずれの実施例による論理和回路装置
も、特にフルカスタム方式のｆｆｆＬｓＩ設計に対して
有効となる。

［発明の効果］ 以−にのようにこの発明によれば、従来の論理和回路装
置に比べて、使用素子数が低減されるとともに回路動作
の高速化が図られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明の他の実施例を示す回路図、第３図は従来の論理
和回路装置の構成を示す論理図、第４図は従来の論理和
回路装置を示す回路図である。 図において、１はインバータ回路、２はスイッチ回路、
３はトランスファゲート、４はプルアップトランジスタ
、Ｐ１〜Ｐ３はＰチャネルＭＯ５トランジスタ、Ｎ１〜
Ｎ５はＮチャネル間Ｏｓトランジスタを示す。 特許出願人　シャープ株式会社　　　　、−１”へ

Claims (1)

1. 【特許請求の範囲】 第１の入力信号が与えられる第１の入力端子、第２の入
   力信号が与えられる第２の入力端子、出力端子、 前記第２の入力端子に接続される一方導通端子と、前記
   出力端子に接続される他方導通端子と、前記第１の入力
   信号に結合される制御端子とを備え、前記第１の入力信
   号が低論理レベルの場合には前記一方導通端子と前記他
   方導通端子との間が導通状態となり、前記第１の入力信
   号が高論理レベルの場合には前記一方導通端子と前記他
   方導通端子との間が非導通状態となる第１の制御素子、
   および 前記第１の制御素子の他方導通端子に接続される一方導
   通端子と、高論理レベルの電位が与えられる他方導通端
   子と、前記第１の入力信号に結合される制御端子とを備
   え、前記第１の入力信号が低論理レベルの場合には前記
   一方導通端子と前記他方導通端子との間が非導通状態と
   なり、前記第１の入力信号が高論理レベルの場合には前
   記一方導通端子と前記他方導通端子との間が導通状態と
   なる第２の制御素子を備えた論理和回路装置。