JPS5871790A - 時分割通話路系冗長構成方式 - Google Patents
時分割通話路系冗長構成方式Info
- Publication number
- JPS5871790A JPS5871790A JP17008081A JP17008081A JPS5871790A JP S5871790 A JPS5871790 A JP S5871790A JP 17008081 A JP17008081 A JP 17008081A JP 17008081 A JP17008081 A JP 17008081A JP S5871790 A JPS5871790 A JP S5871790A
- Authority
- JP
- Japan
- Prior art keywords
- time
- switch
- division
- stage
- highways
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電話用、データ用の時分割交換機における時
分割通話路系冗長構成方式に関するものである。
分割通話路系冗長構成方式に関するものである。
時分割交換機の通話路系は、一般に、〃口人者線。
中継線の発呼（着信）、切断の監視、アナログ・ディジ
タル相互変換および４線を行う業、一段と、ある集線段
からのディジタル情報を他の任意の集線段へ分配するか
今分配段とから構成される。
タル相互変換および４線を行う業、一段と、ある集線段
からのディジタル情報を他の任意の集線段へ分配するか
今分配段とから構成される。
ディジタル化された音声信号、データ信号が通過する通
話路および当該開閉制御を行う制御回路は、高速半導体
素子（主としてゲート素子）、メモリ菓子によって構成
されており、その時分割多重使用をすることによシ、大
容量の通話路網が実現されている。
話路および当該開閉制御を行う制御回路は、高速半導体
素子（主としてゲート素子）、メモリ菓子によって構成
されており、その時分割多重使用をすることによシ、大
容量の通話路網が実現されている。
このように、時分割交Ｊ１！！機は、その構成装置。
回路を時分割多重で・反用するので、多重度を上げるこ
とによ、ってハードウェア量を少なくして経済化を図る
ことができるが、多重度を上げると、各装置１回路の障
害時には、その影響の波及度が大きくなるので、高信頼
性が要求される。
とによ、ってハードウェア量を少なくして経済化を図る
ことができるが、多重度を上げると、各装置１回路の障
害時には、その影響の波及度が大きくなるので、高信頼
性が要求される。
これに対して従来の時分割交換機では、通話路系をほぼ
完全に全２重化（冗長構成化）して高信頼性を得るよう
にしているが、その時分割通話路系冗長構成方式の一例
を具体的に説明する。
完全に全２重化（冗長構成化）して高信頼性を得るよう
にしているが、その時分割通話路系冗長構成方式の一例
を具体的に説明する。
第１図は、従来の時分割通話路系冗長４成方式の一例の
中継方式図である。
中継方式図である。
ここで、１は、所定数ｎの加入者線、中継線等の回ｄＬ
に対する集線段（ＣＵ）、１１は、その各回線りに対応
する回線対応回路（ＬＣ−１〜ｎ）に係る回線インタフ
ェース回路（ＬＩＣ）でｈって、電力供給（Ｂａｔｔｅ
ｒｙ ８ｕｐｐ１ｙ ） 、過電圧検１Ｉ１１（Ｑｖｏ
ｒ ｖｏｌｔａｇｅ ｐｒｏｔｅｃｔｉｏｎ ） 、呼
出信号送出（Ｂｉｎｇｉｎｇ ）＊監視（５ｕｐｅｒ
ｖｉｓｉｏｎ ） 。
に対する集線段（ＣＵ）、１１は、その各回線りに対応
する回線対応回路（ＬＣ−１〜ｎ）に係る回線インタフ
ェース回路（ＬＩＣ）でｈって、電力供給（Ｂａｔｔｅ
ｒｙ ８ｕｐｐ１ｙ ） 、過電圧検１Ｉ１１（Ｑｖｏ
ｒ ｖｏｌｔａｇｅ ｐｒｏｔｅｃｔｉｏｎ ） 、呼
出信号送出（Ｂｉｎｇｉｎｇ ）＊監視（５ｕｐｅｒ
ｖｉｓｉｏｎ ） 。
２＠−４４変換（ＨＹｂｒ ｉｄ ） 、試験（Ｔｅｓ
ｔｉｎｇ）等の一能（いわゆるＢＯＲ８ＨＴ Ｍ能）を
有するもの、１２は、同じく、アナログ・ディジタル相
互変換を行うコーデック（ＣＯＤＥＣ）、１３は、同じ
く１時分割多重タイムスロット選択用のタイムスロット
メモリ（ＴＳＭ）、１４は、同じく、複数本のサブハイ
ウェイ（ＳＨＷ）１５のうちの１本を選択するための選
択回路（ＳＥＬ）、１６は、集線段１におけるサブハイ
ウェイ（ＳＨＷ）１５に係る多重化・多重分離を行う、
２重化された多重・分離回路（ＭＤＩ）、１７は、その
２重化されたインタフェース回ＭＩＩＮＴ）、１８は、
同じく、集線段１．の上記回線対応回路ＬＣ−１〜ｎ。
ｔｉｎｇ）等の一能（いわゆるＢＯＲ８ＨＴ Ｍ能）を
有するもの、１２は、同じく、アナログ・ディジタル相
互変換を行うコーデック（ＣＯＤＥＣ）、１３は、同じ
く１時分割多重タイムスロット選択用のタイムスロット
メモリ（ＴＳＭ）、１４は、同じく、複数本のサブハイ
ウェイ（ＳＨＷ）１５のうちの１本を選択するための選
択回路（ＳＥＬ）、１６は、集線段１におけるサブハイ
ウェイ（ＳＨＷ）１５に係る多重化・多重分離を行う、
２重化された多重・分離回路（ＭＤＩ）、１７は、その
２重化されたインタフェース回ＭＩＩＮＴ）、１８は、
同じく、集線段１．の上記回線対応回路ＬＣ−１〜ｎ。
インタフェース回路１７との間で所定の１ｇ号を送受す
るための２重化された信号受信分配回路（ＴＳＲＤ）、
１９は、集一段１の各部に対する所要の制御・処理を行
う２重化された制御回路（ＴＰ＞、２は、集線段ｌのイ
ンタフェース回路１７に係る２宣化された）１イウエイ
、３は、全体が２重化され、時間スイッチ−壁間スイッ
チ一時間スイッチ構成（いわゆる％Ｔ−８−Ｔｍ成）の
時分割通話路ネットワークを有する分配段（ＤＵ）、３
１は、その共通制御部ＣＮＴに係る１ぎ号受信分配回路
（ＳＲＤ）、３２は、同じく、ネットワークコントロー
ラ（ＮＣ）、３３Ａ−１〜ｍは１分配段３における集線
段１その他に係るハイウェイ３その池を多重化するマル
チプレクサ（ＭＰＸ）、３３Ｂ−１〜ｍは、同じく、多
重分離をするデマルチブレフサ（ＤＭＰＸ） 、 ３４
Ａ−１〜ｍ、 ３４Ｂ−１−％−ｍは、マルチプレク
サ３３Ａ−１〜ｍｌデマルチプレクサ３３Ｂ−１〜ｍに
係るタイムスロット交侠を行う入側、出側の時間スイッ
チ（ＴＡ。
るための２重化された信号受信分配回路（ＴＳＲＤ）、
１９は、集一段１の各部に対する所要の制御・処理を行
う２重化された制御回路（ＴＰ＞、２は、集線段ｌのイ
ンタフェース回路１７に係る２宣化された）１イウエイ
、３は、全体が２重化され、時間スイッチ−壁間スイッ
チ一時間スイッチ構成（いわゆる％Ｔ−８−Ｔｍ成）の
時分割通話路ネットワークを有する分配段（ＤＵ）、３
１は、その共通制御部ＣＮＴに係る１ぎ号受信分配回路
（ＳＲＤ）、３２は、同じく、ネットワークコントロー
ラ（ＮＣ）、３３Ａ−１〜ｍは１分配段３における集線
段１その他に係るハイウェイ３その池を多重化するマル
チプレクサ（ＭＰＸ）、３３Ｂ−１〜ｍは、同じく、多
重分離をするデマルチブレフサ（ＤＭＰＸ） 、 ３４
Ａ−１〜ｍ、 ３４Ｂ−１−％−ｍは、マルチプレク
サ３３Ａ−１〜ｍｌデマルチプレクサ３３Ｂ−１〜ｍに
係るタイムスロット交侠を行う入側、出側の時間スイッ
チ（ＴＡ。
ＴＢ）、３５Ａ、３ｓＢは１分配段３の空間スイッチ部
ＳＵに悌り、ノ・イウエイ交換を行う空間スイッチ（Ｓ
Ａ、８Ｂ）％３６Ａ、３６Ｂは、同じく、その制御を行
う保持メモリ（８ＳＭＡ、８８ＭＢ）、３７Ａ−１〜ｍ
、３７Ｂ−１〜ｍは、時間スイッチ周辺部に係り、上記
時間スイッチ３４Ａ−１〜ｍ、３４Ｂ−１〜ｍの制御を
行う保持メモリ（Ｔ８ＭＡ、 ＴＳＭＢ）、４は、分配
段３について、その共通制御部ＣＮＴを介して所要の制
御・指示を行うとともに、必要に応じて時分割交換機全
体の制御・処理を行う２重化された制御装置（ＣＰ）で
あって、２重化された各ブロックの一方は、ノ・ツチン
グを鬼した省略２重化記法で示してあシ。
ＳＵに悌り、ノ・イウエイ交換を行う空間スイッチ（Ｓ
Ａ、８Ｂ）％３６Ａ、３６Ｂは、同じく、その制御を行
う保持メモリ（８ＳＭＡ、８８ＭＢ）、３７Ａ−１〜ｍ
、３７Ｂ−１〜ｍは、時間スイッチ周辺部に係り、上記
時間スイッチ３４Ａ−１〜ｍ、３４Ｂ−１〜ｍの制御を
行う保持メモリ（Ｔ８ＭＡ、 ＴＳＭＢ）、４は、分配
段３について、その共通制御部ＣＮＴを介して所要の制
御・指示を行うとともに、必要に応じて時分割交換機全
体の制御・処理を行う２重化された制御装置（ＣＰ）で
あって、２重化された各ブロックの一方は、ノ・ツチン
グを鬼した省略２重化記法で示してあシ。
また、それらに係る接続線、制御線は、破線ア示しであ
る。
る。
時分割通話路系の構成は１以上のとおシであシ。
その詳＃ｌ動作は周知のとおりであるので省略するが、
第１図に示すところから明らかなごとく、要するに、障
否が発生すると、多数の回線りに対して、その影響の波
及度が大きい分配段３の全体および集線段１の多重・分
離回路１６．インタフェース回路１７、ノ・イウエイ２
、並びに制御の中枢部分としての制御姿装置４および集
線段１の信号受信分配装置１８．制御回路１９などの共
通部分は、すべて２重化してシステムの信頼度を確保す
るようにしている。
第１図に示すところから明らかなごとく、要するに、障
否が発生すると、多数の回線りに対して、その影響の波
及度が大きい分配段３の全体および集線段１の多重・分
離回路１６．インタフェース回路１７、ノ・イウエイ２
、並びに制御の中枢部分としての制御姿装置４および集
線段１の信号受信分配装置１８．制御回路１９などの共
通部分は、すべて２重化してシステムの信頼度を確保す
るようにしている。
このように、従来方式は、特に集線檜において、主とし
て比較的に安価なゲート素子で構成される空間スイッチ
部分のみならず、主として比較的に高価なメモリ素子で
構成される時間スイッチ部分までも２重化しているので
、経済的でないばかりでなく、障害発生に伴なう系切替
その他の障害処理が複雑となっていた。
て比較的に安価なゲート素子で構成される空間スイッチ
部分のみならず、主として比較的に高価なメモリ素子で
構成される時間スイッチ部分までも２重化しているので
、経済的でないばかりでなく、障害発生に伴なう系切替
その他の障害処理が複雑となっていた。
本発明の目的は、上記した従来技術の欠点をなくシ、信
頼性を低下させることなく、経済的で運用性のよい時分
割通話路系冗長構成方式を提供することにある。
頼性を低下させることなく、経済的で運用性のよい時分
割通話路系冗長構成方式を提供することにある。
本発明の特徴は、回線の集線およびディジタル多重その
他所要の機能を有する集線段と、入側の時間スイッチか
ら空間スイッチを経て出側の時間スイッチに至る時分割
通話路ネットワークを含み。
他所要の機能を有する集線段と、入側の時間スイッチか
ら空間スイッチを経て出側の時間スイッチに至る時分割
通話路ネットワークを含み。
・・イウエイに関する所要の時分割交換機能を有する分
配段とからなシ、所要の冗長構成をした通話路系を有す
る時分割交侠機の時分割通話路系冗長−成力式において
、各集線段について、それらに収容される回線のいずれ
からも接続可能な複数のハイウェイを設け、それらを分
配段の異な３間スイッチに接続し、上記分配段における
空間スイッチ部を２重化し、上記分配段に係る共通制御
部から時間スイッチ周辺部に対する切替指示によシ、上
記２重化された空間スイッチ部を切替使用しうるごとく
シ、九時分割通話路系冗長構成方式にある。
配段とからなシ、所要の冗長構成をした通話路系を有す
る時分割交侠機の時分割通話路系冗長−成力式において
、各集線段について、それらに収容される回線のいずれ
からも接続可能な複数のハイウェイを設け、それらを分
配段の異な３間スイッチに接続し、上記分配段における
空間スイッチ部を２重化し、上記分配段に係る共通制御
部から時間スイッチ周辺部に対する切替指示によシ、上
記２重化された空間スイッチ部を切替使用しうるごとく
シ、九時分割通話路系冗長構成方式にある。
以下、本発明の実施例を図に基づいて説明する。
第２図は１本発明に係る時分割通話路系冗長構成方式の
一冥厖例の中継方式図である。
一冥厖例の中継方式図である。
とこで、１０は、集線段（ＣＵ）、１５Ａ。
１５Ｂは、そノサプハイウｊ−４（５ＨＷＡ’、 ５Ｈ
ＷＢ ） 。
ＷＢ ） 。
１６Ａ、１６Ｂは、同多重・分離回路（ＭＤＸ）、１７
Ａ、１７．Ｂは、同インタフェース回路（ＩＮ’Ｉ’
）、２０Ａ、２０Ｂは、集線段１０に係るハイウェイ、
３０は、９ｋＭ（ＤＵ）、３８Ａ−１〜ｍ、 ３８Ｂ−
１〜ｍは、その時間スイッチ周辺部に係るセレクタ（Ｓ
ＥＬＡ、 ５ＥＬＢ ） 、 ３９−１〜ｍは、同じく
、出側時間スイッチ用のセレクタ（ＳＥＬＣ）。
Ａ、１７．Ｂは、同インタフェース回路（ＩＮ’Ｉ’
）、２０Ａ、２０Ｂは、集線段１０に係るハイウェイ、
３０は、９ｋＭ（ＤＵ）、３８Ａ−１〜ｍ、 ３８Ｂ−
１〜ｍは、その時間スイッチ周辺部に係るセレクタ（Ｓ
ＥＬＡ、 ５ＥＬＢ ） 、 ３９−１〜ｍは、同じく
、出側時間スイッチ用のセレクタ（ＳＥＬＣ）。
４０は％第１図の制御装置４と均等の制御装置この他の
符号は、第１図における同一符号のものと均等のもので
ある。
符号は、第１図における同一符号のものと均等のもので
ある。
まず、集線段ｌＯにおいては、回線対応回路ＬＣ−１〜
ｎをトラヒック量等を考慮して複数群に分割しく第２図
の実施例では２分割）、それぞれを複数のバスからなる
上記分割数と同数のサブハイウェイ（第２図の実施例で
は、それぞれ、４本のバスからなるサブハイウェイ１５
Ａ、！５Ｂ）にグレーディング接続をする。
ｎをトラヒック量等を考慮して複数群に分割しく第２図
の実施例では２分割）、それぞれを複数のバスからなる
上記分割数と同数のサブハイウェイ（第２図の実施例で
は、それぞれ、４本のバスからなるサブハイウェイ１５
Ａ、！５Ｂ）にグレーディング接続をする。
すなわち、回線対応回路ＬＣ−１〜ｎの２群に分割され
たもののうち、例えば、回線対応回路ＬＣ−１の選択回
路１４の出＃ｉ（例えば１４本）は、それぞれ、サブハ
イウェイ１５ＡのバスＡ。
たもののうち、例えば、回線対応回路ＬＣ−１の選択回
路１４の出＃ｉ（例えば１４本）は、それぞれ、サブハ
イウェイ１５ＡのバスＡ。
Ｂ、Ｃ，Ｄに、また、同様に回線対応回路ＬＣ−ｎｉＣ
ついては、それぞれサブハイウェイ１５ＢのバスＥ、Ｆ
、Ｇ、Ｈに接続する。
ついては、それぞれサブハイウェイ１５ＢのバスＥ、Ｆ
、Ｇ、Ｈに接続する。
このようにすると、上記バスＡ、Ｂ、Ｇ、Ｈは多重・分
離回路１６Ａに、また、上記バスＥ、Ｐ。
離回路１６Ａに、また、上記バスＥ、Ｐ。
Ｃ，Ｄは多重・分離回路１６Ｂに接続されているので、
回一対応回路ＬＣ−１およびＬＣ−ｒｌ（それぞれが属
する群の他のものも同じ）は、それらの選択回路１４の
出線選択に応じ、いずれの多重・分離回路１６Ａ、１６
Ｂにも接続可能となる。
回一対応回路ＬＣ−１およびＬＣ−ｒｌ（それぞれが属
する群の他のものも同じ）は、それらの選択回路１４の
出線選択に応じ、いずれの多重・分離回路１６Ａ、１６
Ｂにも接続可能となる。
したがって、それぞれ、インタフェース回路１７Ａ、１
７Ｂを通して複数（この実施例では２個）のハイウェイ
２０Ａ、２０Ｂに接続可能となる。
７Ｂを通して複数（この実施例では２個）のハイウェイ
２０Ａ、２０Ｂに接続可能となる。
すなわち、多重・分離回路１６Ａ、１６Ｂおよびインタ
フェース回路１７Ａ、１７Ｂは、第１図における２重化
された同名装置１６．１７の常用。
フェース回路１７Ａ、１７Ｂは、第１図における２重化
された同名装置１６．１７の常用。
予備いずれかの単一装置と均等のものであるが、それぞ
れ、常に（同時に）呼を処理（運搬）していることにな
る。結局、ノ）イウエイ２ＯＡ、２０Ｂの多重度は、例
えば、第１図の従来方式の１／２となるので、その転送
速度も１−／２で済むことになるとともに、多重・分離
回路１６Ａ、１６Ｂまたはインタフェース回路１７Ａ、
１７Ｂの障害時には、その呼量は半減するものの、各回
線対応回路ＬＣ−１〜ｎに収容される回線りのすべてが
握話不能となるような重大事態を避けることができる。
れ、常に（同時に）呼を処理（運搬）していることにな
る。結局、ノ）イウエイ２ＯＡ、２０Ｂの多重度は、例
えば、第１図の従来方式の１／２となるので、その転送
速度も１−／２で済むことになるとともに、多重・分離
回路１６Ａ、１６Ｂまたはインタフェース回路１７Ａ、
１７Ｂの障害時には、その呼量は半減するものの、各回
線対応回路ＬＣ−１〜ｎに収容される回線りのすべてが
握話不能となるような重大事態を避けることができる。
次に、４１段３０においては、上記ハイウェイ２０Ａ、
２０Ｂは、任意の異なる出側、入側時間スイッチ、例え
ば、マルチプレクサ３３Ａ−１を通して時間スイッチ３
４Ａ−１に、およびデマルチプレクサ３３Ｂ−１を通し
て時間スイッチ３４Ｂ−１に、または、マルチプレクサ
３３Ａ−ｍを通して時間スイッチ３４Ａ−ｍに、および
デマルチプレクサ３３Ｂ−ｍを通して時間スイッチ３４
Ｂ−ｍに接続可能となっている。
２０Ｂは、任意の異なる出側、入側時間スイッチ、例え
ば、マルチプレクサ３３Ａ−１を通して時間スイッチ３
４Ａ−１に、およびデマルチプレクサ３３Ｂ−１を通し
て時間スイッチ３４Ｂ−１に、または、マルチプレクサ
３３Ａ−ｍを通して時間スイッチ３４Ａ−ｍに、および
デマルチプレクサ３３Ｂ−ｍを通して時間スイッチ３４
Ｂ−ｍに接続可能となっている。
このようにすることにより、時間スイッチ３３Ａ−１，
３３Ａ−ｍまたは３３Ｂ−１，３３Ｂ−ｍに関連する障
害の危険分散（呼量低下のみで済ますこと）を図シ、ハ
イウェイ２０Ａ、２０Ｂに係る集一段１０に収容された
回線りのすべてについて通話不能となることを避けるこ
とができる。
３３Ａ−ｍまたは３３Ｂ−１，３３Ｂ−ｍに関連する障
害の危険分散（呼量低下のみで済ますこと）を図シ、ハ
イウェイ２０Ａ、２０Ｂに係る集一段１０に収容された
回線りのすべてについて通話不能となることを避けるこ
とができる。
ただし、空間スイッチ部ＳＵに関しては、ここで入側、
出側の時間スイッチ３４４ １ ｚｌ！ｍ 。
出側の時間スイッチ３４４ １ ｚｌ！ｍ 。
３４Ｂ−１−ｍが一括してハイウェイ交換がなされるの
で、２重化して危険分散を図ることにしている。
で、２重化して危険分散を図ることにしている。
また、共通側−＃ＣＮＴについては、その障害によって
分配段３０の全機能が停止してしまうので、同様に２重
化するものとし、そのために、セレクタ３８Ａ−１〜ｍ
、３８Ｂ−１〜ｍまたはセレクタ３９−１〜ｍに対して
信号受信分配装置３１から切替指示信号を送出すること
により、これに従って２重化されたネットワークコント
ローラ３２のいずれかを切替選択して制御を受け、ま友
は２重化された空間スイッチ部８Ｕのいずれの出線を切
替使用すべ１４−が決定される。
分配段３０の全機能が停止してしまうので、同様に２重
化するものとし、そのために、セレクタ３８Ａ−１〜ｍ
、３８Ｂ−１〜ｍまたはセレクタ３９−１〜ｍに対して
信号受信分配装置３１から切替指示信号を送出すること
により、これに従って２重化されたネットワークコント
ローラ３２のいずれかを切替選択して制御を受け、ま友
は２重化された空間スイッチ部８Ｕのいずれの出線を切
替使用すべ１４−が決定される。
その結果、空間スイッチ部ＳＵ、共通制御部ＣＮＴにつ
いては、障害による呼量低下が全くなく、時１１スイツ
チ関係についてのみ、障害による若干の呼量低下がない
ように、その１重用部品の信頼度等を考慮すればよい。
いては、障害による呼量低下が全くなく、時１１スイツ
チ関係についてのみ、障害による若干の呼量低下がない
ように、その１重用部品の信頼度等を考慮すればよい。
以上、詳細に説明したように、本発明によれば。
時分割交換機において、従来その集豐段全体を２重化す
るなどして危険分散を図っていたものを。
るなどして危険分散を図っていたものを。
その空間スイッチ部のみを２重化することにより。
はとんど信頼性の低下をさせることなく、経済的で運用
性のよい（系切替処理が簡略化された）時分割通話略系
を実現することができ、その効果は顕著である。
性のよい（系切替処理が簡略化された）時分割通話略系
を実現することができ、その効果は顕著である。
第１図は、従来の時分割通話路系冗長構成方式の一例の
中継方式図、第２図は、本発明に係る時分割通話路系冗
長構成方式の一実施例の中継方式図である。 １０・・・集線段、１１・・・回線インタフェース回路
。 １２・、・・コーデック、１３・・・タイムスロットメ
モリ、１４・・・選択回路、１５Ａ、１５Ｂ・・・サブ
ハイウェイ、１６Ａ、１６Ｂ・・・多重・分離回路、
１７Ａ。 １７Ｂ・・・インタフェース回路、２０Ａ、２０Ｂ・・
・ハイウェイ、３０・・・分―段、３１・・・信号受信
分配装置、３２・・・ネットワークコントローラ、３３
Ａ−１〜ｍ・・・マルチプレクサ、３３Ｂ−１〜ｍ・・
・デマルチプレクサ、３４Ａ−１〜ｍ、、３４Ｂ−１〜
ｍ・・・時間スイッチ、３５Ａ、３５Ｂ・・・空間スイ
ッチ、３６Ａ、３６］３および３７Ａ−１〜ｍ、 ３７
Ｂ−１〜ｍ ・ ４＊１シ鳴メイｖ：ノ・、 ３８
Ａ−１〜ｍ、 ３８Ｂ−１〜ｍオヨヒ３９−１−ｍ
・・・セレクタ、４０・・・−４洞
中継方式図、第２図は、本発明に係る時分割通話路系冗
長構成方式の一実施例の中継方式図である。 １０・・・集線段、１１・・・回線インタフェース回路
。 １２・、・・コーデック、１３・・・タイムスロットメ
モリ、１４・・・選択回路、１５Ａ、１５Ｂ・・・サブ
ハイウェイ、１６Ａ、１６Ｂ・・・多重・分離回路、
１７Ａ。 １７Ｂ・・・インタフェース回路、２０Ａ、２０Ｂ・・
・ハイウェイ、３０・・・分―段、３１・・・信号受信
分配装置、３２・・・ネットワークコントローラ、３３
Ａ−１〜ｍ・・・マルチプレクサ、３３Ｂ−１〜ｍ・・
・デマルチプレクサ、３４Ａ−１〜ｍ、、３４Ｂ−１〜
ｍ・・・時間スイッチ、３５Ａ、３５Ｂ・・・空間スイ
ッチ、３６Ａ、３６］３および３７Ａ−１〜ｍ、 ３７
Ｂ−１〜ｍ ・ ４＊１シ鳴メイｖ：ノ・、 ３８
Ａ−１〜ｍ、 ３８Ｂ−１〜ｍオヨヒ３９−１−ｍ
・・・セレクタ、４０・・・−４洞
Claims (1)
- １、回線の集線およびディジタル多重その他所型の機能
を有する集線段と、入側の時間スイッチから空間スイッ
チを経て出側の時間スイッチに至、る時分割通話路ネッ
トワークを含み、ハイウェイに関する所要の時分割交換
機能を有する分配段とからなり、所要の冗長構成をした
通話路系を有する時分割交換機の時分割通話路系冗長構
成方式において、各集線段について、それに収容される
回線のいずれからも接続可能な複数のハイウェイを設け
、それらを分配段の異なる時間スイッチに接続辺部に対
する切替指示によシ、上記２重化された空間スイッチ部
を切替使用しうるごとくすることを特徴とする時分割通
話路系冗長構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17008081A JPS5871790A (ja) | 1981-10-26 | 1981-10-26 | 時分割通話路系冗長構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17008081A JPS5871790A (ja) | 1981-10-26 | 1981-10-26 | 時分割通話路系冗長構成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5871790A true JPS5871790A (ja) | 1983-04-28 |
Family
ID=15898264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17008081A Pending JPS5871790A (ja) | 1981-10-26 | 1981-10-26 | 時分割通話路系冗長構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5871790A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6240063B1 (en) | 1997-08-26 | 2001-05-29 | Nec Corporation | 3-staged time-division switch control system |
-
1981
- 1981-10-26 JP JP17008081A patent/JPS5871790A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6240063B1 (en) | 1997-08-26 | 2001-05-29 | Nec Corporation | 3-staged time-division switch control system |
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