JPS5873079A - メモリ用読出し制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はメモリ用読出し制御装置に関する。

従来、この種の制御装置はクロ、り発生回路と、とのク
ロ、り発生回路からのクロ、クバルスを計数し所定の数
計数したとき出力を発生する計数回路と、この計数回路
からの出力に応答してメモリに対するアドレスを発生す
るアドレス発生回路とから構成されている。

しかしながら、この制御装置では、計数回路はクロック
パルスの立上りまたは立下９により計数動作を行うため
、計数遅れが生じ、これによりメモリから読出される信
号の時間間隔が変動するという欠点がある。

本発明の目的は上述の欠点を除去したメモリ用読出し制
御装置を提供することにある。

次に図１１ｔ？＃照して本発明の詳細な説明する。

＠２図は本発明の一実施例を示すブロック図である。図
において、マイクロプロセッサから構成される制御回路
２は外部から与えられる制御命令に応答して、メモリ用
読出しアドレスを供給するとともに一時記憶回路（バッ
ファ）４にメモリ１ｊ・ら読出されたデータの書込みの
ための書込み信号を供給する。また、この制御回路２は
、前記制御命令に応答したスタート信号をツリ、プフ薗
、プ（ｋ’７Ｆ）５に与える。Ｆ／Ｆ５Ｆｉスタート佃
゛号に応答してカウンタ６にスタート信号を供給する。

カウンタ６はＦ／Ｐ５からのスタート信号によりクロッ
ク発生器７から与えられるクロックの計数ｔ？開始し、
所定数計数したのち制御回路２および信号処理回路９に
タイイング信号を供給する。

出力回路３はバッファ４の出力をタイ建ング信号に応答
して取込む。一方、制御回路２は、タイゼング信号に応
答して次のデータ読出し用アドレスをメモリ１に供給す
るとともにメモリ１の読出しデータ書込用信号をバッフ
ァ４に与える。このようにして、メモＩＪ　１のデータ
が全て読出されると。

制御回路２はＦ７Ｆ５にスト、プ信号を与えることによ
り、カウンタ６の動作を停止させる。

以上のように、本発明においては、計数誤差が全くない
のでメそりから一定時間間隔でデータを胱出せれるとい
う効果がある。

【図面の簡単な説明】

図は本発明の一実施例を示す回路図である。 図において、ｌ・・・・・・記憶回路、２・・・用制御
回路、３・・・・・・出力回路、４・・・・・・一時記
憶回路、５・・・・・・アリツブフロップ、６・・・・
・・カウンタ、７・・・・・・クロ。 り発生器。

Claims (1)

【特許請求の範囲】
1. メモリ用読出し制御装置において、クロ、り発生器と、
   このクロック発生器から与えられるクロ、りを計数し所
   定数のクロ、りを計数するたびに出力信号を生じるカウ
   ンタと、このカウンタからの出力信号に応答して前記メ
   モリから読み出すためのアドレスを亀１の所定の査地か
   ら＠２０所定番地まで１１次発生しこれらアドレスの各
   々により前記メモリから読み出されたデータに対する記
   憶制御イ＋、８を発生するＴｏＩＪ御回路色回路記メモ
   リから読み出されたデータを前記記憶制御信号に応答し
   て一時記憶するバッファメモリとから構成されたことを
   特徴とするメモリ用読出し制御装置。