JPS63282865A - 入出力回路 - Google Patents
入出力回路Info
- Publication number
- JPS63282865A JPS63282865A JP62118228A JP11822887A JPS63282865A JP S63282865 A JPS63282865 A JP S63282865A JP 62118228 A JP62118228 A JP 62118228A JP 11822887 A JP11822887 A JP 11822887A JP S63282865 A JPS63282865 A JP S63282865A
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- JP
- Japan
- Prior art keywords
- signal
- processor
- input
- ready signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002159 abnormal effect Effects 0.000 claims 1
- 230000005856 abnormality Effects 0.000 abstract description 5
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は入出力回路に関する。
（従来の技術）
まず、図面により従来の入出力回路について説明する。
第３因は従来の入出力回路の一例を示す図、第４図はそ
の動作波形を示す因である。
の動作波形を示す因である。
プロセッサｌは入出力部２にデータを書き込む時セレク
ト信号４０１．データ信号４０２および１／（Ｊライト
信号４０４１１ｒ出力する。
ト信号４０１．データ信号４０２および１／（Ｊライト
信号４０４１１ｒ出力する。
入出力部２はセレクト信号４０１、データ信号４０２、
およびＩ１０ライト信号４０４を元にしてデータ全記憶
できるタイミングで、レディ信号４０５をプロセッサｌ
に返送し、プロセッサｌはレディ信号４０５によりデー
タの入出力部２に対する書き゛込みが終了し念と判断し
、セレクト信号４０１．データ信号４０２、および１／
（Ｊライト信号４０４の送出を停止する。
およびＩ１０ライト信号４０４を元にしてデータ全記憶
できるタイミングで、レディ信号４０５をプロセッサｌ
に返送し、プロセッサｌはレディ信号４０５によりデー
タの入出力部２に対する書き゛込みが終了し念と判断し
、セレクト信号４０１．データ信号４０２、および１／
（Ｊライト信号４０４の送出を停止する。
矢にプロセッサ１が入出力部２からデータを読み出す場
合を説明する。プロセッサ１はセレクト信号４０１１お
よび１１０リ一ド信号４゜３全出力する。
合を説明する。プロセッサ１はセレクト信号４０１１お
よび１１０リ一ド信号４゜３全出力する。
入出力部２はセレクト信号４０１、および工／Ｑ ＋）
−ド信号４０３を受信すると少し時間をおいて（Ｉｌｏ
のアクセスタイムによす異なる）データ信号４０２を出
力し、同時にプロセッサｌにデータが有効であるという
意味でプロセッサｌにレディ信号４０５を返癲する。
−ド信号４０３を受信すると少し時間をおいて（Ｉｌｏ
のアクセスタイムによす異なる）データ信号４０２を出
力し、同時にプロセッサｌにデータが有効であるという
意味でプロセッサｌにレディ信号４０５を返癲する。
プロセッサ１はレディ信号４［）５を受信するとデータ
を読み込み、同時にセレクト信号４０１およびＩ１０リ
ード信号４ （１３の送出を停止する。
を読み込み、同時にセレクト信号４０１およびＩ１０リ
ード信号４ （１３の送出を停止する。
従来の入出力回路において、あら＠る速度の入出力部に
対応させるためプロセッサのアクセスに対して入出力部
はレディ信号を返すことによりプロセッサが次のサイク
ル全実行する構成となっている。
対応させるためプロセッサのアクセスに対して入出力部
はレディ信号を返すことによりプロセッサが次のサイク
ル全実行する構成となっている。
（発明が解決しようとする問題点）
従来の入出力回路はプロセッサに対して応答を返送する
レディ信号発生部が機能しなくなつた場合レディ信号が
送出さｆ′Ｌないのでプロセッサはセレクト信号、デー
タ信号、およびＩ１０アクセス信号（リードまたはライ
ト）全出力したままとなシバスがロックしてしまうとい
う欠点があった。
レディ信号発生部が機能しなくなつた場合レディ信号が
送出さｆ′Ｌないのでプロセッサはセレクト信号、デー
タ信号、およびＩ１０アクセス信号（リードまたはライ
ト）全出力したままとなシバスがロックしてしまうとい
う欠点があった。
本発明の目的は上記欠点を解決するもので、入出力部の
レディ発生部が機能しなくなった場合でもバスをロック
してしまうことのない入出力回路を提供することにある
。
レディ発生部が機能しなくなった場合でもバスをロック
してしまうことのない入出力回路を提供することにある
。
（問題点を解決するための手段）
前記目的ｔ−達成するために本発明による入出力回路は
命令およびデータの読出し、書込みを行なうプロセッサ
と、前記プロセッサの書込みデータを記憶し、前記プロ
セッサからの指示にしたがって読出し、書込みを終了し
た時点でレディ信号を返送する入出力部と、クロック発
生回路と、前記プロセッサよりリードまたはライト信号
のいず庇か一万が出力さｎているとき、前記クロック発
生回路より出力さ几るクロックを通過させるゲート回路
と、前記ゲート回路からのクロックをカウントし、一定
値を越えたとき擬似レディ信号全出力するタイマ回路と
を含み、前記入出力部が異常となってレディ信号が返送
されない場合、擬似レディ信号を返送するように構成し
である。
命令およびデータの読出し、書込みを行なうプロセッサ
と、前記プロセッサの書込みデータを記憶し、前記プロ
セッサからの指示にしたがって読出し、書込みを終了し
た時点でレディ信号を返送する入出力部と、クロック発
生回路と、前記プロセッサよりリードまたはライト信号
のいず庇か一万が出力さｎているとき、前記クロック発
生回路より出力さ几るクロックを通過させるゲート回路
と、前記ゲート回路からのクロックをカウントし、一定
値を越えたとき擬似レディ信号全出力するタイマ回路と
を含み、前記入出力部が異常となってレディ信号が返送
されない場合、擬似レディ信号を返送するように構成し
である。
（実 流側）
以下、図面を参照して本発明全さらに詳しく説明する。
第１図は本発明による入出力回路の実施例全示す図であ
り、第２図はその動作波形を示す図である。
り、第２図はその動作波形を示す図である。
プロセッサ１は入出力部２にデータを書き込む時セレク
ト信号２０１１データ信号２０２、および１１０ライト
信号２ ｉｌ ４ 全出力する。
ト信号２０１１データ信号２０２、および１１０ライト
信号２ ｉｌ ４ 全出力する。
入出力部２はセレクト信号２（）１、データ信号２０２
およびｌ／（Ｊライト信号２０４を元にしてデータを記
憶できるタイミングで、レディ信号２０５をプロセッサ
ｌに返送する。
およびｌ／（Ｊライト信号２０４を元にしてデータを記
憶できるタイミングで、レディ信号２０５をプロセッサ
ｌに返送する。
プロセッサｌはレディ信号２０５によりデータの入出力
部２に対する書込みが終了したと判断し、セレクト信号
２０１、データ信号２０２およびＩ１０１０ライト信０
４の送出を停止する。
部２に対する書込みが終了したと判断し、セレクト信号
２０１、データ信号２０２およびＩ１０１０ライト信０
４の送出を停止する。
次にプロセッサ１が入出力部２からデータを読み出す場
合セレクト信号２０１．および１１０リ一ド信号２０３
を出力する。
合セレクト信号２０１．および１１０リ一ド信号２０３
を出力する。
入出力部２はセレクト信号２０１．およびｌ／Ｑリード
信号２０３ｔ−受信すると、少し時間をおいて（Ｉｌｏ
のアクセスタイムによシ異なる）データ信号２０２を出
力し、同時にプロセッサｌにデータが有効であるという
意味のレディ信号２０５を返送する。
信号２０３ｔ−受信すると、少し時間をおいて（Ｉｌｏ
のアクセスタイムによシ異なる）データ信号２０２を出
力し、同時にプロセッサｌにデータが有効であるという
意味のレディ信号２０５を返送する。
プロセッサｌはレディ信号２０５を受信するとデータを
玩み込み、同時にセレクト信号２０１およびＩ１０リー
ド信号２０３の送出を停止する。
玩み込み、同時にセレクト信号２０１およびＩ１０リー
ド信号２０３の送出を停止する。
次にプロセッサｌに対して応答を返送するレディ信号発
生部が機能しなくなった場合、レディ信号２０５が送出
されないのでセレクト信号２０１、オヨびｌ／（Ｊリー
ド信号２０３がｌｔｌ力されたままとなる。しかし、ナ
ントゲート５よリナンドゲート６に信号が入力している
ので、クロック発生回路３からのクロックはナントゲー
ト６を通ってタイマ回路４のクロック入力端子に印加さ
ｉ、ている。
生部が機能しなくなった場合、レディ信号２０５が送出
されないのでセレクト信号２０１、オヨびｌ／（Ｊリー
ド信号２０３がｌｔｌ力されたままとなる。しかし、ナ
ントゲート５よリナンドゲート６に信号が入力している
ので、クロック発生回路３からのクロックはナントゲー
ト６を通ってタイマ回路４のクロック入力端子に印加さ
ｉ、ている。
タイマ回路４は、このクロックを規定値以上カウントす
ると擬似レディ信号２０６を出力する。
ると擬似レディ信号２０６を出力する。
擬似レディ信号はナントゲート２０６ｔ−通ってプロセ
ッサｌに返送さｆるので、レディ信号２０５が発生しな
い場合でも、このサイクル全終了させバス全解放するこ
とができる。
ッサｌに返送さｆるので、レディ信号２０５が発生しな
い場合でも、このサイクル全終了させバス全解放するこ
とができる。
同時に擬似レディ信号はプロセッサｌの割込み端子に入
力され、Ｉ１０異常が通知される。
力され、Ｉ１０異常が通知される。
（発明の効果）
以上、説明したように本発明は入出力部のレディ発生部
が機能しなくなった場合、擬似レディ信号全出力し、プ
ロセッサに割込みを掛けるように構成されているので、
バスはロック状態から解除され、人出力部異常が通知さ
れ異常処理が実行できるという効果がある。
が機能しなくなった場合、擬似レディ信号全出力し、プ
ロセッサに割込みを掛けるように構成されているので、
バスはロック状態から解除され、人出力部異常が通知さ
れ異常処理が実行できるという効果がある。
第１図は本発明による入出力回路の実施例全示すブロッ
ク図、第２図は本発明の動作波形を示す図、第３図は従
来の入出力回路の一例全示すブロック図、第４図は従来
方式の動作波形を示す図である。 １・・・プロセッサ ２・・・入出力部（Ｉｌｏ） ３・・・クロック発生回路 ４・・・タイマ回路
ク図、第２図は本発明の動作波形を示す図、第３図は従
来の入出力回路の一例全示すブロック図、第４図は従来
方式の動作波形を示す図である。 １・・・プロセッサ ２・・・入出力部（Ｉｌｏ） ３・・・クロック発生回路 ４・・・タイマ回路
Claims (1)
- 命令およびデータの読出し、書込みを行なうプロセッサ
と、前記プロセッサの書込みデータを記憶し、前記プロ
セッサからの指示にしたがって読出し、書込みを終了し
た時点でレディ信号を返送する入出力部と、クロック発
生回路と、前記プロセッサよりリードまたはライト信号
のいずれか一方が出力されているとき、前記クロック発
生回路より出力されるクロックを通過させるゲート回路
と、前記ゲート回路からのクロックをカウントし、一定
値を越えたとき擬似レディ信号を出力するタイマ回路と
を含み、前記入出力部が異常となってレディ信号が返送
されない場合、擬似レディ信号を返送するように構成し
たことを特徴とする入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62118228A JPS63282865A (ja) | 1987-05-15 | 1987-05-15 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62118228A JPS63282865A (ja) | 1987-05-15 | 1987-05-15 | 入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63282865A true JPS63282865A (ja) | 1988-11-18 |
Family
ID=14731396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62118228A Pending JPS63282865A (ja) | 1987-05-15 | 1987-05-15 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63282865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0469754A (ja) * | 1990-07-11 | 1992-03-04 | Nec Data Terminal Ltd | アクセス時間監視システム |
| US7243257B2 (en) | 2002-05-14 | 2007-07-10 | Nec Corporation | Computer system for preventing inter-node fault propagation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543682A (en) * | 1978-09-22 | 1980-03-27 | Hitachi Ltd | Input/output unit control system |
| JPS57728A (en) * | 1980-05-30 | 1982-01-05 | Mitsubishi Electric Corp | Monitoring device |
| JPS58155433A (ja) * | 1982-03-11 | 1983-09-16 | Fujitsu Ltd | 個別入出力ユニツトの接続方式 |
-
1987
- 1987-05-15 JP JP62118228A patent/JPS63282865A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543682A (en) * | 1978-09-22 | 1980-03-27 | Hitachi Ltd | Input/output unit control system |
| JPS57728A (en) * | 1980-05-30 | 1982-01-05 | Mitsubishi Electric Corp | Monitoring device |
| JPS58155433A (ja) * | 1982-03-11 | 1983-09-16 | Fujitsu Ltd | 個別入出力ユニツトの接続方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0469754A (ja) * | 1990-07-11 | 1992-03-04 | Nec Data Terminal Ltd | アクセス時間監視システム |
| US7243257B2 (en) | 2002-05-14 | 2007-07-10 | Nec Corporation | Computer system for preventing inter-node fault propagation |
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