JPS5875909A - Operational amplifying circuit - Google Patents

Operational amplifying circuit

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JPS5875909A
JPS5875909A JP56175238A JP17523881A JPS5875909A JP S5875909 A JPS5875909 A JP S5875909A JP 56175238 A JP56175238 A JP 56175238A JP 17523881 A JP17523881 A JP 17523881A JP S5875909 A JPS5875909 A JP S5875909A
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transistor
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collector
hard
currents
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Kenji Kano
賢次 加納
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

PURPOSE:To make an offset voltage hard to generate by using an NPN transistor (TR) which has a high common emitter current amplification factor, and thus making the influence of its base current hard to exert and the collector current ratio hard to vary. CONSTITUTION:When the base currents and output currents of TRs Q6 and Q8 are disregarded, emitter currents of the TRs Q6 and Q8 become equal to currents I2 and I3 of constant current sources respectively. Therefore, I2=I3, and if the emitter area of the TRQ6 is equal to that of the TRQ8, an input and an output voltage are equal. Those TRs Q6 and Q7 use NPNTRs having high hFE, so the influence of the base currents is hard to exert. The constant current sources use PNPTRs Q11 and Q12 and the emitter-collector voltages of the TRs Q11 and Q12 vary nearly similarly to a power voltage VCC, so that even if the power voltage varies, the ratio of the currents I2 and I3 is hard to vary. Consequently, the precision of the current ratio of the TRs Q6 and Q3 is high and an offset voltage is hard to generate.

Description

【発明の詳細な説明】 本発明は、オフセット電圧が小さいオペアンプ回路を簡
単な回路構成で得ようとするものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention aims to obtain an operational amplifier circuit with a small offset voltage with a simple circuit configuration.

第1図は、従来の代表的なオペアンプ回路を、ボルテー
ジホロア回路として用いた回路例である。
FIG. 1 is an example of a circuit using a typical conventional operational amplifier circuit as a voltage follower circuit.

図においてINは入力端子、OUT は出力端子、Q1
〜Q6  はトランジスタ、11  は定電流源、Vc
 cは直流電源電圧である。
In the figure, IN is the input terminal, OUT is the output terminal, and Q1
~Q6 is a transistor, 11 is a constant current source, Vc
c is the DC power supply voltage.

この回路を集積回路で作る場合、一般にトランジスタQ
、 、 Q2はhFE の低いラテラル構造のPNPト
ランジスタで構成されるため、トラアシスタQuQ、 
で構成されるカレントミラー回路がペース電流の影響を
受は易いこと、及びトランジスタQ、のエミッタ、コレ
クタ間電圧が該トランジスタQ、のペース、エミッタ間
電圧でクランプされているのに対し、トランジスタQ2
のエミッタ、コレクタ間電圧が電源電圧Vcc  によ
って変化することにより、トランジスタQ、 、 Q2
  のコレクタ電流比がずれる効果(アーり効果)によ
って、トランジスタQ、 、 Q、 のコレクタ電流比
がずれ、結果として大きなオフセット電圧を生じていた
When making this circuit using an integrated circuit, generally the transistor Q
, , Since Q2 is composed of a PNP transistor with a lateral structure with low hFE, the transistor QuQ,
The current mirror circuit composed of Q2 is easily affected by the pace current, and the emitter-collector voltage of transistor Q is clamped by the pace-emitter voltage of transistor Q2.
By changing the emitter-collector voltage of transistors Q, , Q2 depending on the power supply voltage Vcc,
Due to the effect of the deviation in the collector current ratio of the transistors Q, Q, and Q, the collector current ratio of the transistors Q, , Q, and Q were shifted, resulting in a large offset voltage.

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、オフセット電圧を生じにくいオペ
アンプ回路を提供することを目的としている。
The present invention has been made to eliminate the above-mentioned drawbacks of the conventional ones, and an object of the present invention is to provide an operational amplifier circuit that is less likely to generate an offset voltage.

以下この発明の実施例を図について説明する。Embodiments of the present invention will be described below with reference to the drawings.

第2図は本出願の第1の発明の第1の実施例(特許請求
の範囲第1項に相当)によるボルテージホロア回路とし
て応用したオペアンプ回路の回路例を示す〇 図において% IN、OUT、Vccは第1図と同じで
、Q6はペースを入力とし、コレクタに第1の定電流源
I2  を接続した第1のトランジスタ、Q7はペース
に第1のトランジスタQ殿コレクタを接続した第2のト
ランジスタ、Qgはペースに第2のトランジスタQ、の
エミッタを、コレクタに第1のトランジスタQ6のエミ
ッタを接続した第3のトランジスタ、Q8はコレクタに
第2の定電流源■3を、エミッタに第1のトランジスタ
Qelのエミッタを接続し、かつそのペースと;レクタ
とを接続した第4のトランジスタであり、該トランジス
タQ8のコレクタを出力端子OUT としている。
Figure 2 shows a circuit example of an operational amplifier circuit applied as a voltage follower circuit according to the first embodiment (corresponding to claim 1) of the first invention of the present application. , Vcc are the same as in Figure 1, Q6 is the first transistor whose input is the pace and the collector is connected to the first constant current source I2, and Q7 is the second transistor whose collector is connected to the pace of the first transistor Q. transistor, Qg is the third transistor with the emitter of the second transistor Q connected to the pace, the emitter of the first transistor Q6 connected to the collector, Q8 is the collector of the second constant current source ■3, and the emitter of A fourth transistor is connected to the emitter of the first transistor Qel, and its pace is connected to the collector, and the collector of the transistor Q8 is used as an output terminal OUT.

この回路構成において、トランジスタQa 、Q?のベ
ース電流及び出力電流を無視すれば、トランジスタQ6
・Qρエミッタ電流はそれぞれ定電流源4゜■、の電流
に等しくなる。従って12−13であり、トランジスタ
Q、、Q、  のエミッタ面積が等しいとすれば、入力
電圧と出力電圧は等しくなる。
In this circuit configuration, transistors Qa, Q? If we ignore the base current and output current of transistor Q6
・The Qρ emitter current is equal to the current of the constant current source 4゜■. Therefore, if the emitter areas of transistors Q, ,Q, are equal, the input voltage and output voltage will be equal.

この第2図の回路は、トランジスタQa 、Q?がhF
E の高いNPN  )ランジスクで構成されているた
め、ベース電流の影響を受けにくい。又定電流源I2.
I3  は第6図に示すようにPNP)ランジスタQo
 + Q10を用いて構成されることが多いが、トラン
ジスタQlt (”2 ’I則)のエミッタ、コレクタ
間電圧はV c c −2V BBであり、一方トラン
ジスタQ+t(Is側)のエミッタ、コレクタ間電圧は
、入力電圧をV i nとすればほぼVcc−■inで
あり、電源電圧Vcc  と共にほぼ同様に変化し、電
源電圧が変動してもI2.I3の電流比は変化しにくい
。なお第6図中BLはバイアスラインである。
This circuit of FIG. 2 consists of transistors Qa, Q? is hF
Since it is composed of NPN (NPN) transistors with high E, it is less susceptible to the effects of base current. Also, constant current source I2.
I3 is a PNP) transistor Qo as shown in FIG.
+ Q10, but the emitter-collector voltage of the transistor Qlt ("2'I rule) is Vcc -2V BB, while the emitter-collector voltage of the transistor Q+t (Is side) The voltage is approximately Vcc-■in if the input voltage is V in, and it changes almost in the same way as the power supply voltage Vcc, and even if the power supply voltage fluctuates, the current ratio of I2 and I3 does not change easily. BL in Figure 6 is a bias line.

これらの理由により、第2図の回路においてはトランジ
スタQ、、Qγの電流比の精度が良く、オフセット電圧
を生じにくい。
For these reasons, in the circuit shown in FIG. 2, the current ratio of the transistors Q, .

第3図は本出願の第1の発明のal、2の実MfE特許
請求の範囲第2項に相当)によるオペアンプ回路の一例
である。本回路は第2図の回路の第2のトランジスタQ
、のエミッタと第3のトランジスタQoのペース間に電
圧レベルシフト手段としてツェナー電圧■Zのツェナー
ダイオードDIを設けたものである。
FIG. 3 is an example of an operational amplifier circuit according to the actual MfE of the first invention of the present application (corresponding to claim 2). This circuit uses the second transistor Q of the circuit shown in Figure 2.
, a Zener diode DI having a Zener voltage Z is provided as a voltage level shifting means between the emitter of the transistor Qo and the third transistor Qo.

第2図の回路においては、入力印加電圧範囲が■BE〜
3 VBE  と比較的狭いが、この第3図の回路rc
オイ”’CハVBE 〜3VBE +Vz (Vz i
 7 エナ−タイオードD1のツェナー電圧)と広い。
In the circuit shown in Figure 2, the input applied voltage range is
3 VBE, which is relatively narrow, but the circuit rc in Figure 3
Oi”'ChaVBE ~3VBE +Vz (Vz i
7 Zener voltage of ener diode D1) and wide.

第4図は本出願の第2の発明の第1の実施汐X特許請求
の範囲第3項に相当)によるオペアンプ回路であり、こ
れは出力電流の影響を受けにくくするよう、第4のトラ
ンジスタQ8のコレクタに電流増巾手段としてトランジ
スタQ+oを接続し、その出力を本回路の出力としたも
のである。
FIG. 4 shows an operational amplifier circuit according to the first embodiment of the second invention of the present application (corresponding to claim 3), in which the fourth transistor is A transistor Q+o is connected to the collector of Q8 as a current amplifying means, and its output is used as the output of this circuit.

第5図は本出願の第2の発明の第2の実施f[特許請求
の範囲第4項に相当)によるオペアンプ回路で、しかも
正相増巾器として動作させるようにしたものであり、図
中R1,R2は第4図のトランジスタQ+oのエミッタ
とアース間に直列に接続された第1.第2の抵抗であり
、両抵抗R,、It2  の摺続点は第4のトランジス
タQ8のベースに接続されている。
FIG. 5 shows an operational amplifier circuit according to a second embodiment f (corresponding to claim 4) of the second invention of the present application, which is operated as a positive phase amplifier. R1 and R2 are connected in series between the emitter of the transistor Q+o in FIG. 4 and ground. The connecting point of the second resistor R, , It2 is connected to the base of the fourth transistor Q8.

この回路では入力電圧Vinと出力電圧Vo u tの
関係はVout −’己」9・Vin  となる。
In this circuit, the relationship between the input voltage Vin and the output voltage Vout is Vout-'9·Vin.

2 以上のようにこの発明によれば、ベースを入力としコレ
クタに第1の定電流源を接続した第1のトランジスタと
、ベースに第1のトランジスタのコレクタを接続した第
2のトランジスタと、ベースに第2のトランジスタのエ
ミッタをコレクタに第1のトランジスタのエミッタを接
続した第3のトランジスタと、コレクタに第2の定電流
源をエミッタに第1のトランジスタのエミッタを接続し
た第4のトランジスタとから構成され、該第4のトラン
ジスタのコレクタを直接あるいは電流増l】手段を介し
て出力とすることにより、オペアンプ回路を構成したの
で、第1.第2のトランジスタにhFEの高いNPN)
ランジスタ皐使用してベース電流の影響を受けにくいよ
うにでき、かつ電源電圧が変動しても2つの定電流源の
電流比を変化しにくくでき、オフセット電圧の生じにく
いオペアンプ回路を構成できる効果がある。
2 As described above, according to the present invention, the first transistor has the base as input and the collector connected to the first constant current source, the second transistor has the base connected to the collector of the first transistor, and the base a third transistor having the emitter of the second transistor connected to the collector and the emitter of the first transistor connected to the collector; and a fourth transistor having the emitter of the first transistor connected to the collector of the second constant current source. The operational amplifier circuit is constructed by outputting the collector of the fourth transistor either directly or through a current increasing means. NPN with high hFE in the second transistor)
By using a transistor, it can be made less susceptible to the influence of the base current, and the current ratio of the two constant current sources can be made less likely to change even if the power supply voltage fluctuates, making it possible to configure an operational amplifier circuit that is less prone to offset voltage. be.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のオペアンプ回路の回路図、第2図は本出
願の第1の発明の第1の実施例によるボルテージホロア
回路として構成したオペアンプ回路の回路図、第3図は
上記第1の発明の第2の実施例によるボルテージホロア
回路として構成したオペアンプ回路の回路図、第4図は
本出願の第2の発明の第1の実施例によるボルテージホ
ロア回路として構成したオペアンプ回路の回路図、第5
図は第2の発明の第2の実施例による第3図と第4図と
を組み合わせ、かつ正相増巾器として構成したオペアン
プ回路の回路図、第6図は第2図ないし第5図の定電流
源I2. I、の具体的回路図である。 I2・・・第1の定電流源% ’!・・・第2の定電流
源、Q6・・・第1のトラレジスタ% Q7・・・第2
のトランジスタ% Qll・・・第3のトランジスタ、
QB・・・第4のトランジスタ、DI・・・電圧レベル
シフト手段、Q、。・・・電流増巾手段。 なお図中、同一符号は同−又は相当部分を示す。 代理人  葛  野  信  − 第1図     第2図 第5図     第6図
FIG. 1 is a circuit diagram of a conventional operational amplifier circuit, FIG. 2 is a circuit diagram of an operational amplifier circuit configured as a voltage follower circuit according to a first embodiment of the first invention of the present application, and FIG. 3 is a circuit diagram of a conventional operational amplifier circuit. FIG. 4 is a circuit diagram of an operational amplifier circuit configured as a voltage follower circuit according to the second embodiment of the invention of the present application, and FIG. 4 is a circuit diagram of an operational amplifier circuit configured as a voltage follower circuit according to the first embodiment of the second invention of the present application. Circuit diagram, 5th
The figure is a circuit diagram of an operational amplifier circuit configured as a positive phase amplifier by combining FIGS. 3 and 4 according to the second embodiment of the second invention, and FIG. 6 is a circuit diagram of an operational amplifier circuit configured as a positive phase amplifier. Constant current source I2. I is a specific circuit diagram of I. I2...first constant current source %'! ...Second constant current source, Q6...First resistor % Q7...Second
Transistor% Qll...Third transistor,
QB...Fourth transistor, DI...Voltage level shift means, Q. ...Current amplification means. In the drawings, the same reference numerals indicate the same or equivalent parts. Agent Shin Kuzuno - Figure 1 Figure 2 Figure 5 Figure 6

Claims (1)

【特許請求の範囲】 (1)ベースを入力としコレクタに第1の定電流源を接
続した第1のトランジスタと、ベースに上記第1のトラ
ンジスタのコレクタを接続した第2のトランジスタと、
ベースに上記第2のトランジスタのエミッタを、コレク
タに上記第1のトランジスタのエミッタを接続した第3
のトランジスタと、コレクタに第2の定電流源を、エミ
ッタに上記第1のトランジスタのエミッタを接続した第
4のトランジスタとから構成され、該第4のトランジス
タのコレクタを出力としたことを特徴とするオペアンプ
回路。 +21  第2のトランジスタのエミッタと第3のトラ
ンジスタのベースの間に電圧レベルシフト手段を設けた
ことを特徴とする特許請求の範囲第1項記載のオペアン
プ回路。 (3)ベースを入力としコレクタに第1の定電流源を接
続した第1のトランジスタと、ベースに上記第1のトラ
ンジスタのコレクタを接続した第2のトランジスタと、
ベースに上記第2のトランジスタのエミッタを、コレク
タに上記第1のトランジスタのエミッタを接続した第3
のトランジスタと、コレクタに第2の定電流源を、エミ
ッタに上記第1のトランジスタのエミッタを接続した第
4のトランジスタと、その人力を上記第4のトランジス
タのコレクタに接続した電流増巾手段とを備え・該電流
増巾手段の出力を出力としたことを特徴とするオペアン
プ回路。 (4)第2のトランジスタのエミッタと酊3のトランジ
スタのベースの間に電圧レベルシフト手段を設けたこと
を特徴とする%、rt詩求の範囲第3項記載のオペアン
プ回路。
[Claims] (1) A first transistor whose base is an input and whose collector is connected to a first constant current source; and a second transistor whose base is connected to the collector of the first transistor;
A third transistor whose base is connected to the emitter of the second transistor and whose collector is connected to the emitter of the first transistor.
and a fourth transistor whose collector is connected to a second constant current source and whose emitter is connected to the emitter of the first transistor, and the collector of the fourth transistor is used as an output. operational amplifier circuit. +21 The operational amplifier circuit according to claim 1, characterized in that voltage level shifting means is provided between the emitter of the second transistor and the base of the third transistor. (3) a first transistor whose base is input and whose collector is connected to a first constant current source; and a second transistor whose base is connected to the collector of the first transistor;
A third transistor whose base is connected to the emitter of the second transistor and whose collector is connected to the emitter of the first transistor.
a fourth transistor whose collector is connected to a second constant current source and whose emitter is connected to the emitter of the first transistor; and a current amplification means whose power is connected to the collector of the fourth transistor. An operational amplifier circuit characterized in that the output of the current amplifying means is used as the output. (4) The operational amplifier circuit according to item 3, characterized in that voltage level shifting means is provided between the emitter of the second transistor and the base of the third transistor.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS533763A (en) * 1976-07-01 1978-01-13 Nippon Gakki Seizo Kk Transistor circuit
JPS55147814A (en) * 1979-05-07 1980-11-18 Fujitsu Ltd Low output impedance circuit

Patent Citations (2)

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