JPS5875909A - オペアンプ回路 - Google Patents
オペアンプ回路Info
- Publication number
- JPS5875909A JPS5875909A JP56175238A JP17523881A JPS5875909A JP S5875909 A JPS5875909 A JP S5875909A JP 56175238 A JP56175238 A JP 56175238A JP 17523881 A JP17523881 A JP 17523881A JP S5875909 A JPS5875909 A JP S5875909A
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- Japan
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- transistor
- emitter
- collector
- hard
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、オフセット電圧が小さいオペアンプ回路を簡
単な回路構成で得ようとするものである。
単な回路構成で得ようとするものである。
第１図は、従来の代表的なオペアンプ回路を、ボルテー
ジホロア回路として用いた回路例である。
ジホロア回路として用いた回路例である。
図においてＩＮは入力端子、ＯＵＴ は出力端子、Ｑ１
〜Ｑ６ はトランジスタ、１１ は定電流源、Ｖｃ
ｃは直流電源電圧である。
〜Ｑ６ はトランジスタ、１１ は定電流源、Ｖｃ
ｃは直流電源電圧である。
この回路を集積回路で作る場合、一般にトランジスタＱ
、 、 Ｑ２はｈＦＥ の低いラテラル構造のＰＮＰト
ランジスタで構成されるため、トラアシスタＱｕＱ、
で構成されるカレントミラー回路がペース電流の影響を
受は易いこと、及びトランジスタＱ、のエミッタ、コレ
クタ間電圧が該トランジスタＱ、のペース、エミッタ間
電圧でクランプされているのに対し、トランジスタＱ２
のエミッタ、コレクタ間電圧が電源電圧Ｖｃｃ によ
って変化することにより、トランジスタＱ、 、 Ｑ２
のコレクタ電流比がずれる効果（アーり効果）によ
って、トランジスタＱ、 、 Ｑ、 のコレクタ電流比
がずれ、結果として大きなオフセット電圧を生じていた
。
、 、 Ｑ２はｈＦＥ の低いラテラル構造のＰＮＰト
ランジスタで構成されるため、トラアシスタＱｕＱ、
で構成されるカレントミラー回路がペース電流の影響を
受は易いこと、及びトランジスタＱ、のエミッタ、コレ
クタ間電圧が該トランジスタＱ、のペース、エミッタ間
電圧でクランプされているのに対し、トランジスタＱ２
のエミッタ、コレクタ間電圧が電源電圧Ｖｃｃ によ
って変化することにより、トランジスタＱ、 、 Ｑ２
のコレクタ電流比がずれる効果（アーり効果）によ
って、トランジスタＱ、 、 Ｑ、 のコレクタ電流比
がずれ、結果として大きなオフセット電圧を生じていた
。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、オフセット電圧を生じにくいオペ
アンプ回路を提供することを目的としている。
めになされたもので、オフセット電圧を生じにくいオペ
アンプ回路を提供することを目的としている。
以下この発明の実施例を図について説明する。
第２図は本出願の第１の発明の第１の実施例（特許請求
の範囲第１項に相当）によるボルテージホロア回路とし
て応用したオペアンプ回路の回路例を示す〇 図において％ ＩＮ、ＯＵＴ、Ｖｃｃは第１図と同じで
、Ｑ６はペースを入力とし、コレクタに第１の定電流源
Ｉ２ を接続した第１のトランジスタ、Ｑ７はペース
に第１のトランジスタＱ殿コレクタを接続した第２のト
ランジスタ、Ｑｇはペースに第２のトランジスタＱ、の
エミッタを、コレクタに第１のトランジスタＱ６のエミ
ッタを接続した第３のトランジスタ、Ｑ８はコレクタに
第２の定電流源■３を、エミッタに第１のトランジスタ
Ｑｅｌのエミッタを接続し、かつそのペースと；レクタ
とを接続した第４のトランジスタであり、該トランジス
タＱ８のコレクタを出力端子ＯＵＴ としている。
の範囲第１項に相当）によるボルテージホロア回路とし
て応用したオペアンプ回路の回路例を示す〇 図において％ ＩＮ、ＯＵＴ、Ｖｃｃは第１図と同じで
、Ｑ６はペースを入力とし、コレクタに第１の定電流源
Ｉ２ を接続した第１のトランジスタ、Ｑ７はペース
に第１のトランジスタＱ殿コレクタを接続した第２のト
ランジスタ、Ｑｇはペースに第２のトランジスタＱ、の
エミッタを、コレクタに第１のトランジスタＱ６のエミ
ッタを接続した第３のトランジスタ、Ｑ８はコレクタに
第２の定電流源■３を、エミッタに第１のトランジスタ
Ｑｅｌのエミッタを接続し、かつそのペースと；レクタ
とを接続した第４のトランジスタであり、該トランジス
タＱ８のコレクタを出力端子ＯＵＴ としている。
この回路構成において、トランジスタＱａ 、Ｑ？のベ
ース電流及び出力電流を無視すれば、トランジスタＱ６
・Ｑρエミッタ電流はそれぞれ定電流源４゜■、の電流
に等しくなる。従って１２−１３であり、トランジスタ
Ｑ、、Ｑ、 のエミッタ面積が等しいとすれば、入力
電圧と出力電圧は等しくなる。
ース電流及び出力電流を無視すれば、トランジスタＱ６
・Ｑρエミッタ電流はそれぞれ定電流源４゜■、の電流
に等しくなる。従って１２−１３であり、トランジスタ
Ｑ、、Ｑ、 のエミッタ面積が等しいとすれば、入力
電圧と出力電圧は等しくなる。
この第２図の回路は、トランジスタＱａ 、Ｑ？がｈＦ
Ｅ の高いＮＰＮ ）ランジスクで構成されているた
め、ベース電流の影響を受けにくい。又定電流源Ｉ２．
Ｉ３ は第６図に示すようにＰＮＰ）ランジスタＱｏ
＋ Ｑ１０を用いて構成されることが多いが、トラン
ジスタＱｌｔ （”２ ’Ｉ則）のエミッタ、コレクタ
間電圧はＶ ｃ ｃ −２Ｖ ＢＢであり、一方トラン
ジスタＱ＋ｔ（Ｉｓ側）のエミッタ、コレクタ間電圧は
、入力電圧をＶ ｉ ｎとすればほぼＶｃｃ−■ｉｎで
あり、電源電圧Ｖｃｃ と共にほぼ同様に変化し、電
源電圧が変動してもＩ２．Ｉ３の電流比は変化しにくい
。なお第６図中ＢＬはバイアスラインである。
Ｅ の高いＮＰＮ ）ランジスクで構成されているた
め、ベース電流の影響を受けにくい。又定電流源Ｉ２．
Ｉ３ は第６図に示すようにＰＮＰ）ランジスタＱｏ
＋ Ｑ１０を用いて構成されることが多いが、トラン
ジスタＱｌｔ （”２ ’Ｉ則）のエミッタ、コレクタ
間電圧はＶ ｃ ｃ −２Ｖ ＢＢであり、一方トラン
ジスタＱ＋ｔ（Ｉｓ側）のエミッタ、コレクタ間電圧は
、入力電圧をＶ ｉ ｎとすればほぼＶｃｃ−■ｉｎで
あり、電源電圧Ｖｃｃ と共にほぼ同様に変化し、電
源電圧が変動してもＩ２．Ｉ３の電流比は変化しにくい
。なお第６図中ＢＬはバイアスラインである。
これらの理由により、第２図の回路においてはトランジ
スタＱ、、Ｑγの電流比の精度が良く、オフセット電圧
を生じにくい。
スタＱ、、Ｑγの電流比の精度が良く、オフセット電圧
を生じにくい。
第３図は本出願の第１の発明のａｌ、２の実ＭｆＥ特許
請求の範囲第２項に相当）によるオペアンプ回路の一例
である。本回路は第２図の回路の第２のトランジスタＱ
、のエミッタと第３のトランジスタＱｏのペース間に電
圧レベルシフト手段としてツェナー電圧■Ｚのツェナー
ダイオードＤＩを設けたものである。
請求の範囲第２項に相当）によるオペアンプ回路の一例
である。本回路は第２図の回路の第２のトランジスタＱ
、のエミッタと第３のトランジスタＱｏのペース間に電
圧レベルシフト手段としてツェナー電圧■Ｚのツェナー
ダイオードＤＩを設けたものである。
第２図の回路においては、入力印加電圧範囲が■ＢＥ〜
３ ＶＢＥ と比較的狭いが、この第３図の回路ｒｃ
オイ”’ＣハＶＢＥ 〜３ＶＢＥ ＋Ｖｚ （Ｖｚ ｉ
７ エナ−タイオードＤ１のツェナー電圧）と広い。
３ ＶＢＥ と比較的狭いが、この第３図の回路ｒｃ
オイ”’ＣハＶＢＥ 〜３ＶＢＥ ＋Ｖｚ （Ｖｚ ｉ
７ エナ−タイオードＤ１のツェナー電圧）と広い。
第４図は本出願の第２の発明の第１の実施汐Ｘ特許請求
の範囲第３項に相当）によるオペアンプ回路であり、こ
れは出力電流の影響を受けにくくするよう、第４のトラ
ンジスタＱ８のコレクタに電流増巾手段としてトランジ
スタＱ＋ｏを接続し、その出力を本回路の出力としたも
のである。
の範囲第３項に相当）によるオペアンプ回路であり、こ
れは出力電流の影響を受けにくくするよう、第４のトラ
ンジスタＱ８のコレクタに電流増巾手段としてトランジ
スタＱ＋ｏを接続し、その出力を本回路の出力としたも
のである。
第５図は本出願の第２の発明の第２の実施ｆ［特許請求
の範囲第４項に相当）によるオペアンプ回路で、しかも
正相増巾器として動作させるようにしたものであり、図
中Ｒ１，Ｒ２は第４図のトランジスタＱ＋ｏのエミッタ
とアース間に直列に接続された第１．第２の抵抗であり
、両抵抗Ｒ，、Ｉｔ２ の摺続点は第４のトランジス
タＱ８のベースに接続されている。
の範囲第４項に相当）によるオペアンプ回路で、しかも
正相増巾器として動作させるようにしたものであり、図
中Ｒ１，Ｒ２は第４図のトランジスタＱ＋ｏのエミッタ
とアース間に直列に接続された第１．第２の抵抗であり
、両抵抗Ｒ，、Ｉｔ２ の摺続点は第４のトランジス
タＱ８のベースに接続されている。
この回路では入力電圧Ｖｉｎと出力電圧Ｖｏ ｕ ｔの
関係はＶｏｕｔ −’己」９・Ｖｉｎ となる。
関係はＶｏｕｔ −’己」９・Ｖｉｎ となる。
２
以上のようにこの発明によれば、ベースを入力としコレ
クタに第１の定電流源を接続した第１のトランジスタと
、ベースに第１のトランジスタのコレクタを接続した第
２のトランジスタと、ベースに第２のトランジスタのエ
ミッタをコレクタに第１のトランジスタのエミッタを接
続した第３のトランジスタと、コレクタに第２の定電流
源をエミッタに第１のトランジスタのエミッタを接続し
た第４のトランジスタとから構成され、該第４のトラン
ジスタのコレクタを直接あるいは電流増ｌ】手段を介し
て出力とすることにより、オペアンプ回路を構成したの
で、第１．第２のトランジスタにｈＦＥの高いＮＰＮ）
ランジスタ皐使用してベース電流の影響を受けにくいよ
うにでき、かつ電源電圧が変動しても２つの定電流源の
電流比を変化しにくくでき、オフセット電圧の生じにく
いオペアンプ回路を構成できる効果がある。
クタに第１の定電流源を接続した第１のトランジスタと
、ベースに第１のトランジスタのコレクタを接続した第
２のトランジスタと、ベースに第２のトランジスタのエ
ミッタをコレクタに第１のトランジスタのエミッタを接
続した第３のトランジスタと、コレクタに第２の定電流
源をエミッタに第１のトランジスタのエミッタを接続し
た第４のトランジスタとから構成され、該第４のトラン
ジスタのコレクタを直接あるいは電流増ｌ】手段を介し
て出力とすることにより、オペアンプ回路を構成したの
で、第１．第２のトランジスタにｈＦＥの高いＮＰＮ）
ランジスタ皐使用してベース電流の影響を受けにくいよ
うにでき、かつ電源電圧が変動しても２つの定電流源の
電流比を変化しにくくでき、オフセット電圧の生じにく
いオペアンプ回路を構成できる効果がある。
第１図は従来のオペアンプ回路の回路図、第２図は本出
願の第１の発明の第１の実施例によるボルテージホロア
回路として構成したオペアンプ回路の回路図、第３図は
上記第１の発明の第２の実施例によるボルテージホロア
回路として構成したオペアンプ回路の回路図、第４図は
本出願の第２の発明の第１の実施例によるボルテージホ
ロア回路として構成したオペアンプ回路の回路図、第５
図は第２の発明の第２の実施例による第３図と第４図と
を組み合わせ、かつ正相増巾器として構成したオペアン
プ回路の回路図、第６図は第２図ないし第５図の定電流
源Ｉ２． Ｉ、の具体的回路図である。 Ｉ２・・・第１の定電流源％ ’！・・・第２の定電流
源、Ｑ６・・・第１のトラレジスタ％ Ｑ７・・・第２
のトランジスタ％ Ｑｌｌ・・・第３のトランジスタ、
ＱＢ・・・第４のトランジスタ、ＤＩ・・・電圧レベル
シフト手段、Ｑ、。・・・電流増巾手段。 なお図中、同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 第５図 第６図
願の第１の発明の第１の実施例によるボルテージホロア
回路として構成したオペアンプ回路の回路図、第３図は
上記第１の発明の第２の実施例によるボルテージホロア
回路として構成したオペアンプ回路の回路図、第４図は
本出願の第２の発明の第１の実施例によるボルテージホ
ロア回路として構成したオペアンプ回路の回路図、第５
図は第２の発明の第２の実施例による第３図と第４図と
を組み合わせ、かつ正相増巾器として構成したオペアン
プ回路の回路図、第６図は第２図ないし第５図の定電流
源Ｉ２． Ｉ、の具体的回路図である。 Ｉ２・・・第１の定電流源％ ’！・・・第２の定電流
源、Ｑ６・・・第１のトラレジスタ％ Ｑ７・・・第２
のトランジスタ％ Ｑｌｌ・・・第３のトランジスタ、
ＱＢ・・・第４のトランジスタ、ＤＩ・・・電圧レベル
シフト手段、Ｑ、。・・・電流増巾手段。 なお図中、同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 （１）ベースを入力としコレクタに第１の定電流源を接
続した第１のトランジスタと、ベースに上記第１のトラ
ンジスタのコレクタを接続した第２のトランジスタと、
ベースに上記第２のトランジスタのエミッタを、コレク
タに上記第１のトランジスタのエミッタを接続した第３
のトランジスタと、コレクタに第２の定電流源を、エミ
ッタに上記第１のトランジスタのエミッタを接続した第
４のトランジスタとから構成され、該第４のトランジス
タのコレクタを出力としたことを特徴とするオペアンプ
回路。 ＋２１ 第２のトランジスタのエミッタと第３のトラ
ンジスタのベースの間に電圧レベルシフト手段を設けた
ことを特徴とする特許請求の範囲第１項記載のオペアン
プ回路。 （３）ベースを入力としコレクタに第１の定電流源を接
続した第１のトランジスタと、ベースに上記第１のトラ
ンジスタのコレクタを接続した第２のトランジスタと、
ベースに上記第２のトランジスタのエミッタを、コレク
タに上記第１のトランジスタのエミッタを接続した第３
のトランジスタと、コレクタに第２の定電流源を、エミ
ッタに上記第１のトランジスタのエミッタを接続した第
４のトランジスタと、その人力を上記第４のトランジス
タのコレクタに接続した電流増巾手段とを備え・該電流
増巾手段の出力を出力としたことを特徴とするオペアン
プ回路。 （４）第２のトランジスタのエミッタと酊３のトランジ
スタのベースの間に電圧レベルシフト手段を設けたこと
を特徴とする％、ｒｔ詩求の範囲第３項記載のオペアン
プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56175238A JPS5875909A (ja) | 1981-10-31 | 1981-10-31 | オペアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56175238A JPS5875909A (ja) | 1981-10-31 | 1981-10-31 | オペアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5875909A true JPS5875909A (ja) | 1983-05-07 |
| JPS6253083B2 JPS6253083B2 (ja) | 1987-11-09 |
Family
ID=15992669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56175238A Granted JPS5875909A (ja) | 1981-10-31 | 1981-10-31 | オペアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5875909A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533763A (en) * | 1976-07-01 | 1978-01-13 | Nippon Gakki Seizo Kk | Transistor circuit |
| JPS55147814A (en) * | 1979-05-07 | 1980-11-18 | Fujitsu Ltd | Low output impedance circuit |
-
1981
- 1981-10-31 JP JP56175238A patent/JPS5875909A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533763A (en) * | 1976-07-01 | 1978-01-13 | Nippon Gakki Seizo Kk | Transistor circuit |
| JPS55147814A (en) * | 1979-05-07 | 1980-11-18 | Fujitsu Ltd | Low output impedance circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6253083B2 (ja) | 1987-11-09 |
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