JPS587864A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS587864A JPS587864A JP56104457A JP10445781A JPS587864A JP S587864 A JPS587864 A JP S587864A JP 56104457 A JP56104457 A JP 56104457A JP 10445781 A JP10445781 A JP 10445781A JP S587864 A JPS587864 A JP S587864A
- Authority
- JP
- Japan
- Prior art keywords
- melting point
- alloy layer
- high melting
- metal
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、例えば高集積度の高速ＭＯＳ （
Ｍｅｔａｌ ０ｘｊｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
） ｇ等のＭ Ｉ Ｓ （Ｍｅｔａｌ Ｉｎ５ｕｌａ
ｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）渥メモリとして
のＲＡＭＩＣ，及びその製造方法に関するものである。
Ｍｅｔａｌ ０ｘｊｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
） ｇ等のＭ Ｉ Ｓ （Ｍｅｔａｌ Ｉｎ５ｕｌａ
ｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）渥メモリとして
のＲＡＭＩＣ，及びその製造方法に関するものである。
この種のＲＡＭＩＣとしては、シリコン基板の表面に形
成されたゲート酸化膜上にポリシリコンのゲート電極を
設け、このポリシリコンゲート電極をマスクとしてイオ
ン打込みを行なうことＫよってソース及びドレイン領域
をセルファラインで（自己整合的に）形成したものが知
られている。
成されたゲート酸化膜上にポリシリコンのゲート電極を
設け、このポリシリコンゲート電極をマスクとしてイオ
ン打込みを行なうことＫよってソース及びドレイン領域
をセルファラインで（自己整合的に）形成したものが知
られている。
しかしながら、ＲＡＭの高速化（特にアクセスタイムの
短縮）という要求に対してポリシリコンゲート電極の電
気抵抗は充分低くはなく、高速動作を実現する上での障
害となっている。
短縮）という要求に対してポリシリコンゲート電極の電
気抵抗は充分低くはなく、高速動作を実現する上での障
害となっている。
このため、ポリシリコンと同様にマスク作用があってし
かもより低抵抗の材料でゲート電極を形成することが望
まれるが、そうした低抵抗材料としてモリブデン（Ｍｏ
）、タンタル（Ｔａ）又はタングステン（Ｗ）等の高融
点金属が考えられる。
かもより低抵抗の材料でゲート電極を形成することが望
まれるが、そうした低抵抗材料としてモリブデン（Ｍｏ
）、タンタル（Ｔａ）又はタングステン（Ｗ）等の高融
点金属が考えられる。
ところが、これらの高融点金属のゲート構造について本
発明者が検討を重ねた結果、次の如き欠陥が生じること
が判明した。即ち、上記の高融点金属のうち１樵類の金
属をゲート酸化膜上にゲート電極形状に形成した場合、
その形成直後にアニールを施して低抵抗化及び金属結晶
の修復を行なったときＫ、高融点金属の結晶が柱状結晶
となって基板の厚さ方向にほぼ平行に整列してしまうこ
とが分った。このためＫ、次のイオン打込み工程におい
て、基板上面から垂直方向（基板の厚さ方向）Ｋ所定の
不純物イオンを照射したとき、この不純物イオンは高融
点金属層の各柱状結晶間を通過してその直下の基板表面
に到達し易くなる。換言すれば、ゲート電極直下のチャ
ネル部の表面に基板と逆導電畿のイオン打込み層が浅く
形成されて反転層が生じたのと等価となり、従って同じ
イオン打込み工程で形成されたソース及びドレイ／領域
間が上記イオン打込み層を介して導通した状態となる。
発明者が検討を重ねた結果、次の如き欠陥が生じること
が判明した。即ち、上記の高融点金属のうち１樵類の金
属をゲート酸化膜上にゲート電極形状に形成した場合、
その形成直後にアニールを施して低抵抗化及び金属結晶
の修復を行なったときＫ、高融点金属の結晶が柱状結晶
となって基板の厚さ方向にほぼ平行に整列してしまうこ
とが分った。このためＫ、次のイオン打込み工程におい
て、基板上面から垂直方向（基板の厚さ方向）Ｋ所定の
不純物イオンを照射したとき、この不純物イオンは高融
点金属層の各柱状結晶間を通過してその直下の基板表面
に到達し易くなる。換言すれば、ゲート電極直下のチャ
ネル部の表面に基板と逆導電畿のイオン打込み層が浅く
形成されて反転層が生じたのと等価となり、従って同じ
イオン打込み工程で形成されたソース及びドレイ／領域
間が上記イオン打込み層を介して導通した状態となる。
このような現象は、高融点金属のゲート電極がイオン注
入に対するマスク効果を実際には有しておらず、ソース
及びドレイン領域のみをセルファラインで形成し得ない
ことを意味している。
入に対するマスク効果を実際には有しておらず、ソース
及びドレイン領域のみをセルファラインで形成し得ない
ことを意味している。
また、作成されたＭＩＳ１ｊｊｉ電界効果トランジスタ
（以下、ＭＩＳＦＥＴと略す）は、上記反転層の形成に
よって特性的には目的とするしきい値電圧■ｔｈを示さ
なくなり、非常に不都合である。
（以下、ＭＩＳＦＥＴと略す）は、上記反転層の形成に
よって特性的には目的とするしきい値電圧■ｔｈを示さ
なくなり、非常に不都合である。
従って、本発明の目的は、上記の如き認識に基いて、所
望の低抵抗値を示すと共に不純物導入時に充分なマスク
作用を有する電極又は配縁（例えば上記のゲート電極）
が設けられた半導体装置、及びそのための製造方法を提
供することにある。
望の低抵抗値を示すと共に不純物導入時に充分なマスク
作用を有する電極又は配縁（例えば上記のゲート電極）
が設けられた半導体装置、及びそのための製造方法を提
供することにある。
この目的を達成するため、本発明によれば、上記の如き
結晶の柱状化現象はゲート電極等の電極又は配線を１種
類の高融点金属で形成することによって引起されるもの
であることをつき止め、互いに異なる２種以上の高融点
金属の合金を構成材料とすることによって、次のアニー
ル時に柱状結晶化するのを効果的に防止しているのであ
る。即ち、２種以上の高融点金属の一方がアニール時に
上記の柱状結晶化を生じようとしても、合金化される他
方の高融点金属が合金層の柱状結晶化を効果的に阻止す
る作用をなすように構成したものである。この結果、上
面から垂直方向にイオン打込み等によって不純物を導入
するに際し、高融点金属の合金層が充分なマスク効果を
奏するよ５に、なり、従って例えばＭＩＳＦＥＴのソー
ス及びドレイン領域をセルファラインで正確に形成でき
、目的とする電気的特性を得ることができる。
結晶の柱状化現象はゲート電極等の電極又は配線を１種
類の高融点金属で形成することによって引起されるもの
であることをつき止め、互いに異なる２種以上の高融点
金属の合金を構成材料とすることによって、次のアニー
ル時に柱状結晶化するのを効果的に防止しているのであ
る。即ち、２種以上の高融点金属の一方がアニール時に
上記の柱状結晶化を生じようとしても、合金化される他
方の高融点金属が合金層の柱状結晶化を効果的に阻止す
る作用をなすように構成したものである。この結果、上
面から垂直方向にイオン打込み等によって不純物を導入
するに際し、高融点金属の合金層が充分なマスク効果を
奏するよ５に、なり、従って例えばＭＩＳＦＥＴのソー
ス及びドレイン領域をセルファラインで正確に形成でき
、目的とする電気的特性を得ることができる。
本発ＩＪＡＫよる電極又は配線を構成する合金層は、Ｍ
ｏ、Ｔａ、Ｗ、Ｔｉ等の高融点金属の少なくとも２種か
らなっているが、これらの適当な組合せとしてはＭｏ−
Ｔａ 、Ｍｏ−Ｗ、Ｔｉ−Ｔａ、Ｔｉ−Ｗ勢が挙げられ
る。この場合、ＭｏやＴｉはアニール時に柱状結晶化を
生じる傾向があり、ＴＪＩやＷは逆にその柱状結晶化を
阻止する作用を有している。これらの合金元素の含有比
は種々考えられるが、−例としてＭｏ−Ｔａ、Ｔｉ −
Ｗの場合には各合金元素の割合は５０原子％＝５０原子
％であってよい。この含有比は様々に変更できると共Ｋ
、合金元素の組合せも様々であってよい。
ｏ、Ｔａ、Ｗ、Ｔｉ等の高融点金属の少なくとも２種か
らなっているが、これらの適当な組合せとしてはＭｏ−
Ｔａ 、Ｍｏ−Ｗ、Ｔｉ−Ｔａ、Ｔｉ−Ｗ勢が挙げられ
る。この場合、ＭｏやＴｉはアニール時に柱状結晶化を
生じる傾向があり、ＴＪＩやＷは逆にその柱状結晶化を
阻止する作用を有している。これらの合金元素の含有比
は種々考えられるが、−例としてＭｏ−Ｔａ、Ｔｉ −
Ｗの場合には各合金元素の割合は５０原子％＝５０原子
％であってよい。この含有比は様々に変更できると共Ｋ
、合金元素の組合せも様々であってよい。
この高融点金属の合金層は、金属／Ｍ１２ゲン化物の還
元反応を気相で行なわせることによって合金を析出させ
る気相化学反応（ＣＶＤ）で形成するのが望ましい。使
用する金属ノ・ロゲン化物としてはＭｏＣＪ、 、 Ｔ
ａＣＪ、 、 ＷＣＪ、 、 ＴｉＣＪ、 、 ＭｏＦ
６ ｅＷＦ、 等が挙げられるが、これらのノ・ロゲ
ン化物の異なる２種類をガス状にして基板上に送り込み
、所望の反応温度下で特に水嵩によって各金属単体（Ｍ
ｏ 、 Ｔ ａ 、 Ｗ 、 Ｔ ｉ等）に還元させ
ると同時に、析出する２種以上の金属単体間の合金化反
応を生せしめる。このＣＶＤ時の反応温度は還元及び合
金化反応が生じるのに充分な温度に設定する必要があつ
【、例えば６００ Ｃ１１度が適当である。
元反応を気相で行なわせることによって合金を析出させ
る気相化学反応（ＣＶＤ）で形成するのが望ましい。使
用する金属ノ・ロゲン化物としてはＭｏＣＪ、 、 Ｔ
ａＣＪ、 、 ＷＣＪ、 、 ＴｉＣＪ、 、 ＭｏＦ
６ ｅＷＦ、 等が挙げられるが、これらのノ・ロゲ
ン化物の異なる２種類をガス状にして基板上に送り込み
、所望の反応温度下で特に水嵩によって各金属単体（Ｍ
ｏ 、 Ｔ ａ 、 Ｗ 、 Ｔ ｉ等）に還元させ
ると同時に、析出する２種以上の金属単体間の合金化反
応を生せしめる。このＣＶＤ時の反応温度は還元及び合
金化反応が生じるのに充分な温度に設定する必要があつ
【、例えば６００ Ｃ１１度が適当である。
このＣＶＤによれば、合金層が以下に例示する化学反応
に基いて形成されるために、不純物の混入が少なくて純
度が良好となり、しかも成長面上での均一な気相反応に
より【段差被覆性（ステップカバレジ）も良好となって
段切れ尋の問題が生じない。
に基いて形成されるために、不純物の混入が少なくて純
度が良好となり、しかも成長面上での均一な気相反応に
より【段差被覆性（ステップカバレジ）も良好となって
段切れ尋の問題が生じない。
ＭｏＣＪ、＋ＴａＣ右＋５８゜
−Ｍｏ−Ｔａ↓＋１ＱＨｃｎ↑
ＴｉＣ表＋ＷＣＡＧ＋５８゜
Ｔｉ−Ｗ↓＋１０Ｈ（Ｊ↑
また、合金層は１工程のみで形成されることから作業性
や生産効率も良好であり、更にその合金組成も供給する
金属）・ロゲン化物ガスの流量比で任意に変えることが
でき、制御性が良好となろうこのＣＶＤ法に代えて、ス
ノ（ツタ法、ＥＢ（ｅｌｅｃｔｒｏｎ ｂｅａｍ ）蒸
着法等の他の方法を採用することもできるうこの場合は
、２種以上の高融点金属元素を基板上に同時にスパッタ
するか或いは同時に叩き出して基板上に被着せしめる。
や生産効率も良好であり、更にその合金組成も供給する
金属）・ロゲン化物ガスの流量比で任意に変えることが
でき、制御性が良好となろうこのＣＶＤ法に代えて、ス
ノ（ツタ法、ＥＢ（ｅｌｅｃｔｒｏｎ ｂｅａｍ ）蒸
着法等の他の方法を採用することもできるうこの場合は
、２種以上の高融点金属元素を基板上に同時にスパッタ
するか或いは同時に叩き出して基板上に被着せしめる。
次に、本発明による合金層を形成するための反応装置を
第１図に例示する。
第１図に例示する。
この装置においては、互いに種類の異なる高融点金属の
塩化物Ｉ（例えばＴ ｉ ＣＡ４）、塩化物１（例えば
ＷＣＪ・）の各昇華装置１．２から各金属塩化物ガスを
配管３．４によって導びき、ボンベ５から配管６で導か
れる水素と配管７にて合流させ、更に混合器８に通した
後に反応炉９に導入している、なお、１０．１１は各配
管に設けられた流量調節用の流量針及びバルブである。
塩化物Ｉ（例えばＴ ｉ ＣＡ４）、塩化物１（例えば
ＷＣＪ・）の各昇華装置１．２から各金属塩化物ガスを
配管３．４によって導びき、ボンベ５から配管６で導か
れる水素と配管７にて合流させ、更に混合器８に通した
後に反応炉９に導入している、なお、１０．１１は各配
管に設けられた流量調節用の流量針及びバルブである。
上記の昇華装置１．２は第２ＷＡＫ示すように、固体の
金属塩化物１．Ｉを収容した容器１２．１３の周囲に配
されたヒータ（図示せず）Ｋよって金属塩化物ｌ１厘を
昇華温度、例えば９０ｃ程度に加熱してｍＴｏｒｒオー
ダーの蒸気圧の金属塩化物ガスを夫々生成させ、これら
を各配管１４．１５から導入される不活性ガス（キャリ
アガス）、例えばｋＫよって配管３．４へ送出するよう
に構成されている。これらのキャリアガスの流量は金属
塩化物ガスの供給量を決めるものであって、例えば２石
／ｍＪｃ夫々設定される。また、上記の還元用の水素ガ
スの流量は金属塩化物を金属単体に還元するのＩＣＩＩ
！であって、その流量は例えば２４Ａ／ＩＥＩＥＫ設定
される。一方、反応炉９におい【は、例えば既にゲート
酸化膜が形成されているシリコン基板等の半導体基板１
６がサセプタ１７上に載置され、炉周囲に配された高周
波加熱コイル１８によって所望の反応温度にまで加熱さ
れるようになっている。なお、１９は反応生成ガス及び
未反応ガスを導出するための排気管である。
金属塩化物１．Ｉを収容した容器１２．１３の周囲に配
されたヒータ（図示せず）Ｋよって金属塩化物ｌ１厘を
昇華温度、例えば９０ｃ程度に加熱してｍＴｏｒｒオー
ダーの蒸気圧の金属塩化物ガスを夫々生成させ、これら
を各配管１４．１５から導入される不活性ガス（キャリ
アガス）、例えばｋＫよって配管３．４へ送出するよう
に構成されている。これらのキャリアガスの流量は金属
塩化物ガスの供給量を決めるものであって、例えば２石
／ｍＪｃ夫々設定される。また、上記の還元用の水素ガ
スの流量は金属塩化物を金属単体に還元するのＩＣＩＩ
！であって、その流量は例えば２４Ａ／ＩＥＩＥＫ設定
される。一方、反応炉９におい【は、例えば既にゲート
酸化膜が形成されているシリコン基板等の半導体基板１
６がサセプタ１７上に載置され、炉周囲に配された高周
波加熱コイル１８によって所望の反応温度にまで加熱さ
れるようになっている。なお、１９は反応生成ガス及び
未反応ガスを導出するための排気管である。
この反応装置によって、半導体基板１６上に例えば１５
００〜３０００Ａの膜厚の高融点合金層を一様に成長さ
せることができる。この合金層は上述したように、高純
度でステップカバレジが良好であり、また反応ガスの流
量によって膜厚及び組成が容易にコントロールできるも
のである。
００〜３０００Ａの膜厚の高融点合金層を一様に成長さ
せることができる。この合金層は上述したように、高純
度でステップカバレジが良好であり、また反応ガスの流
量によって膜厚及び組成が容易にコントロールできるも
のである。
次に、本発明を高集積度の高速メモリ、例えばＭＩＳＩ
ＩダイナミックＲＡＭに適用した例を第３図に示す。こ
の図では、ＲＡＭのメモリセルのトランスミッシ鵞ンゲ
ートとしてのＭＩＳＦＥＴ１ｌＳのみが示されているが
、その記憶保持用のＭＩＳＦＥＴ部や、メモリアレイの
周辺回路素子部も同様に適用されるのでそれらの説明は
省略している。
ＩダイナミックＲＡＭに適用した例を第３図に示す。こ
の図では、ＲＡＭのメモリセルのトランスミッシ鵞ンゲ
ートとしてのＭＩＳＦＥＴ１ｌＳのみが示されているが
、その記憶保持用のＭＩＳＦＥＴ部や、メモリアレイの
周辺回路素子部も同様に適用されるのでそれらの説明は
省略している。
まず第３Ａ図のように、ＰＩＩｉシリコン基板１６の一
主面に公知の選択酸化技術によって素子分離用のフィー
ルドＳｉｎ、膜２６を成長せしめた後、耐酸化マスク（
窒化シリコン膜）及び下地の薄いＳ ｉ Ｏ，膜を夫々
エツチングで除去し、更にこの除去領域に酸化性雰囲気
中での熱処理によってゲート酸化膜２７を形成する。
主面に公知の選択酸化技術によって素子分離用のフィー
ルドＳｉｎ、膜２６を成長せしめた後、耐酸化マスク（
窒化シリコン膜）及び下地の薄いＳ ｉ Ｏ，膜を夫々
エツチングで除去し、更にこの除去領域に酸化性雰囲気
中での熱処理によってゲート酸化膜２７を形成する。
次いで第３Ｂ図のように、上述した装置によっ【全面に
高融点金属の合金層、例えばＴ ｉ −Ｗ層２８を被着
する。しかる後、１０００ｔ：’で３０分間、アニール
を施して合金層２８の低抵抗化及び結晶の修復を行なう
。
高融点金属の合金層、例えばＴ ｉ −Ｗ層２８を被着
する。しかる後、１０００ｔ：’で３０分間、アニール
を施して合金層２８の低抵抗化及び結晶の修復を行なう
。
次いで第３．Ｃ図のように、Ｍｏ５ｊ、膜２８を公知の
フォトエツチングによってパターニングし、高速の信号
伝達機能が要求されるＴｉ−Ｗのワード線２９を形成す
る。しかる後に、全面Ｋ １７７又は砒素のイオンビー
ム２０を照射し、ワード線四及びフィールド５ｉｏｔ膜
２６が存在しない領域のゲート酸化膜２７を通して基板
１６にＡｓ等のイオン打込みを行なう。そして熱処理に
よって打込み不純物を引伸ばし拡散してソース又はドレ
イン領域となるＮ＋型半導体領域２１．２２を夫々形成
する。このイオン打込み工程においては、高融点合金層
２９は上述した理由からアニールによっても柱状結晶化
されておらず、従って打込みイオン２０を通さない充分
なマスク効果を有したものとなっている、このため、打
込みイオン２０は合金層２９（及びフィールド８３０．
膜２６）の存在しない領域のゲート酸化膜２７のみを通
して基板１６に選択的に導入される。この結果、ソース
及びドレイン領域をセルファライン方式で正確に形成で
きると共に、ゲート電極下の基板には全くイオンが到達
しないために目的とする■ｔｈを常に得ることかできる
。
フォトエツチングによってパターニングし、高速の信号
伝達機能が要求されるＴｉ−Ｗのワード線２９を形成す
る。しかる後に、全面Ｋ １７７又は砒素のイオンビー
ム２０を照射し、ワード線四及びフィールド５ｉｏｔ膜
２６が存在しない領域のゲート酸化膜２７を通して基板
１６にＡｓ等のイオン打込みを行なう。そして熱処理に
よって打込み不純物を引伸ばし拡散してソース又はドレ
イン領域となるＮ＋型半導体領域２１．２２を夫々形成
する。このイオン打込み工程においては、高融点合金層
２９は上述した理由からアニールによっても柱状結晶化
されておらず、従って打込みイオン２０を通さない充分
なマスク効果を有したものとなっている、このため、打
込みイオン２０は合金層２９（及びフィールド８３０．
膜２６）の存在しない領域のゲート酸化膜２７のみを通
して基板１６に選択的に導入される。この結果、ソース
及びドレイン領域をセルファライン方式で正確に形成で
きると共に、ゲート電極下の基板には全くイオンが到達
しないために目的とする■ｔｈを常に得ることかできる
。
次いで第３Ｄ図のように、ＣＶＤＫよって全面にリンシ
リケートガラス膜２３を被着せしめ、公知のフォトエツ
チングによってコンタクトホール２４を形成した後、例
えば公知の真空蒸着技術によってアルミニウムを全面に
付着させ、′ｇ！、ＶＣ公知のフォトエツチングによっ
てアルミニウムのデータ線２５にバターニングする。そ
し【、更にファイナルパッジベージ四ン膜等を施して、
ダイナミックＲＡＭＩＣを完成させる。
リケートガラス膜２３を被着せしめ、公知のフォトエツ
チングによってコンタクトホール２４を形成した後、例
えば公知の真空蒸着技術によってアルミニウムを全面に
付着させ、′ｇ！、ＶＣ公知のフォトエツチングによっ
てアルミニウムのデータ線２５にバターニングする。そ
し【、更にファイナルパッジベージ四ン膜等を施して、
ダイナミックＲＡＭＩＣを完成させる。
このＲＡＭＩＣは、本発明による低抵抗合金層からなる
ゲート電極又は配線を有しているから、高速動作が可能
であり、４１に従来のポリシリコンゲートに比べてアク
セスタイムを大幅に短かくすることができる。
ゲート電極又は配線を有しているから、高速動作が可能
であり、４１に従来のポリシリコンゲートに比べてアク
セスタイムを大幅に短かくすることができる。
以上、本発明を説明したが、上述した例は本発明の技術
的思想に基いて更に変形が可能である。
的思想に基いて更に変形が可能である。
例えば、各反応ガスの供給方式や反応条件は種々に選択
してよいし、反応装置の構造も上述のものに限定される
ことはない。また、本発明による高を薄く形成してもよ
い。この場合、ポリシリコン膜は、例えばゲート電極を
他の拡散領域にダイレクトコンタクト方式で接続する必
要がある場合において上層の高融点合金層基板のシリコ
ンとの界面での電気的特性を向上させる作用を有してい
る。
してよいし、反応装置の構造も上述のものに限定される
ことはない。また、本発明による高を薄く形成してもよ
い。この場合、ポリシリコン膜は、例えばゲート電極を
他の拡散領域にダイレクトコンタクト方式で接続する必
要がある場合において上層の高融点合金層基板のシリコ
ンとの界面での電気的特性を向上させる作用を有してい
る。
また、本発明による高融点合金層はイオン打込みだけで
なく不純物拡散時のｉスク作用も有しているから、上述
の如きソース又はドレイン領域を不純物の熱拡散によっ
てセルファライン（自己整合的）ｋ形成する場合にも勿
論適用できる。なお、本発明はＲＡＭＩＣに限ることな
く、半導体基板上に高融点合金層を電極又は配線として
設けた種々のデバイスに適用可能である。例えば配線と
して従来のＡ１０代りに本発明による高融点合金層を用
いると、高融点であることからジュール熱によっても配
線が溶融して変形することがなく、いわゆるエレクトロ
マイグレーシｌンと称される現象は何ら生じない。つま
り、従来のＡＪＥ線ではジュール熱による変形（配線幅
の縮小又は不均一化）が生じ易く、この人！原子のエレ
クトロマイグレーシ叢ンを防ぐためにＳｉを微量含有せ
しめることが行なわれているが、本発明の材料はそうし
たＡＡ−８ｉ系に代わる配線材料として使用可能である
。
なく不純物拡散時のｉスク作用も有しているから、上述
の如きソース又はドレイン領域を不純物の熱拡散によっ
てセルファライン（自己整合的）ｋ形成する場合にも勿
論適用できる。なお、本発明はＲＡＭＩＣに限ることな
く、半導体基板上に高融点合金層を電極又は配線として
設けた種々のデバイスに適用可能である。例えば配線と
して従来のＡ１０代りに本発明による高融点合金層を用
いると、高融点であることからジュール熱によっても配
線が溶融して変形することがなく、いわゆるエレクトロ
マイグレーシｌンと称される現象は何ら生じない。つま
り、従来のＡＪＥ線ではジュール熱による変形（配線幅
の縮小又は不均一化）が生じ易く、この人！原子のエレ
クトロマイグレーシ叢ンを防ぐためにＳｉを微量含有せ
しめることが行なわれているが、本発明の材料はそうし
たＡＡ−８ｉ系に代わる配線材料として使用可能である
。
図面は本発明を例示するものであって、第１図は気相反
応装置の概略断面図、第２図は反応ガスの供給機構の断
面図、第３Ａ図〜第３Ｄ図はＲＡＭＩＣのメモリセルを
構成するトランスミツシ萱ンゲート部の作成工程を順次
示す各断面図である。 なお、図面に用いられている符号において、９は反応炉
、１６は半導体基板（ウニ／Ｓ）、１８１高周波加熱コ
イル、２８は高融点金属の合金層、２９は高融点合金の
ワード線、２５はアルミニウムのデータ線である。 第 １ 図 第 ２ 図
応装置の概略断面図、第２図は反応ガスの供給機構の断
面図、第３Ａ図〜第３Ｄ図はＲＡＭＩＣのメモリセルを
構成するトランスミツシ萱ンゲート部の作成工程を順次
示す各断面図である。 なお、図面に用いられている符号において、９は反応炉
、１６は半導体基板（ウニ／Ｓ）、１８１高周波加熱コ
イル、２８は高融点金属の合金層、２９は高融点合金の
ワード線、２５はアルミニウムのデータ線である。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に設けられた電極又は配線が、互いに
異なる少な（とも２種類の高融点金属の合金からなって
いることを特徴とする半導体装置。 ２、互いＫＡなる少なくとも２種類の高融点金属の合金
層を電極又は配線材料として半導体基板上に形・成する
工程と、前記合金層を熱処理する工程とを夫々有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104457A JPS587864A (ja) | 1981-07-06 | 1981-07-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104457A JPS587864A (ja) | 1981-07-06 | 1981-07-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587864A true JPS587864A (ja) | 1983-01-17 |
Family
ID=14381130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104457A Pending JPS587864A (ja) | 1981-07-06 | 1981-07-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587864A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276242A (ja) * | 1987-05-08 | 1988-11-14 | Toshiba Corp | 液晶表示装置 |
| JPH0754139A (ja) * | 1994-08-08 | 1995-02-28 | Toshiba Corp | スパッタリングターゲット |
| WO1995016797A1 (fr) * | 1993-12-14 | 1995-06-22 | Kabushiki Kaisha Toshiba | Materiau en molybdene-tungstene pour cablage, cible en molybdene-tungstene pour cablage, procede de fabrication et couche mince de cablage en molybdene-tungstene |
| EP0720154A3 (en) * | 1994-12-26 | 1996-09-18 | Nec Corp | Thin film electrode for e.g. a magnetoresistive head and its manufacturing process |
| KR100508036B1 (ko) * | 1997-02-26 | 2005-11-21 | 삼성전자주식회사 | 몰리브덴또는몰리브덴합금을이용한반도체장치의제조방법 |
-
1981
- 1981-07-06 JP JP56104457A patent/JPS587864A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276242A (ja) * | 1987-05-08 | 1988-11-14 | Toshiba Corp | 液晶表示装置 |
| WO1995016797A1 (fr) * | 1993-12-14 | 1995-06-22 | Kabushiki Kaisha Toshiba | Materiau en molybdene-tungstene pour cablage, cible en molybdene-tungstene pour cablage, procede de fabrication et couche mince de cablage en molybdene-tungstene |
| US5913100A (en) * | 1993-12-14 | 1999-06-15 | Kabushiki Kaisha Toshiba | Mo-W material for formation of wiring, Mo-W target and method for production thereof, and Mo-W wiring thin film |
| EP0947593A3 (en) * | 1993-12-14 | 1999-12-15 | Kabushiki Kaisha Toshiba | Mo-W material for formation of wiring, Mo-W target and method for production thereof, and Mo-W wiring thin film |
| US6200694B1 (en) | 1993-12-14 | 2001-03-13 | Kabushiki Kaisha Toshiba | Mo-W material for formation of wiring, Mo-W target and method for production thereof, and Mo-W wiring thin film |
| US7153589B1 (en) | 1993-12-14 | 2006-12-26 | Kabushiki Kaisha Toshiba | Mo-W material for formation of wiring, Mo-W target and method for production thereof, and Mo-W wiring thin film |
| JPH0754139A (ja) * | 1994-08-08 | 1995-02-28 | Toshiba Corp | スパッタリングターゲット |
| EP0720154A3 (en) * | 1994-12-26 | 1996-09-18 | Nec Corp | Thin film electrode for e.g. a magnetoresistive head and its manufacturing process |
| KR100508036B1 (ko) * | 1997-02-26 | 2005-11-21 | 삼성전자주식회사 | 몰리브덴또는몰리브덴합금을이용한반도체장치의제조방법 |
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