JPS587880A - 電界効果半導体装置 - Google Patents
電界効果半導体装置Info
- Publication number
- JPS587880A JPS587880A JP56105877A JP10587781A JPS587880A JP S587880 A JPS587880 A JP S587880A JP 56105877 A JP56105877 A JP 56105877A JP 10587781 A JP10587781 A JP 10587781A JP S587880 A JPS587880 A JP S587880A
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- JP
- Japan
- Prior art keywords
- conductive type
- conductivity type
- regions
- parts
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果半導体装置に係夛、特に絶縁ゲート電
界効果トランジスタを用いた集積回路内に実現可能な、
接合型電界効果トランジスタに関するものである。
界効果トランジスタを用いた集積回路内に実現可能な、
接合型電界効果トランジスタに関するものである。
近年、ディジタル信号処理技術が急速に進歩しているが
、多くの物理量及び人間の知覚可能な情報はアナログ量
であるため、信号処理の入出力部分においてはアナログ
回路及びアナ口・グーディジタル変換回路が必要になる
。ディジタル信号処理回路は、膨大な数のトランジスタ
が必要なため、集積度の高い絶縁ゲート電界効果牛導体
集積回路（以下１Ｍ０８集積回路と称す）によって実現
することが適当である。一方、アナログ回路性、今まで
バイポーラ集積回路によって可能であった。
、多くの物理量及び人間の知覚可能な情報はアナログ量
であるため、信号処理の入出力部分においてはアナログ
回路及びアナ口・グーディジタル変換回路が必要になる
。ディジタル信号処理回路は、膨大な数のトランジスタ
が必要なため、集積度の高い絶縁ゲート電界効果牛導体
集積回路（以下１Ｍ０８集積回路と称す）によって実現
することが適当である。一方、アナログ回路性、今まで
バイポーラ集積回路によって可能であった。
しかし、最近邸ＯＳアナログ回路技術が進歩した結果、
アナログ回路もＭＯ８集積回路で実現できる様になった
。そして、同−半導体チップ上にアナログ回路とディジ
タル回路と管混在させたＭＯ８集積回路が実用化されつ
つある。しかしながら、アナログ回路をＭＯＳデバイス
で実現する場合、多くの問題が存在する。その一つに、
スレショルド電圧の不安定性がある。スレショルド電圧
の経時変化は、アナログ回路の精度に関する信頼性を低
下させる。又、ＢａＯ２）ランジスタは一般にゲート破
壊に弱い。これは、トランジスタのゲートを電接外部端
子に接続することの多いアナログ回路にとって不利であ
る。さらに、ＢａＯ２）ランジスタはｌ／ｆ 雑音が著
しく大きく、一般にマイクロボルトオーダの低周波信号
を取扱うことができないＯ 本発明の目的社、この上記の欠点がない電界効果半導体
装置を提供することにある。すなわち、本発明の目的は
、アナログ回路の入力素子として優れている接合型電界
効果トランジスタ（以下、ＪＦＢＴと称す）をＭＯＳ集
積回路に作り込んだ電界効果半導体装置の提供にある。
アナログ回路もＭＯ８集積回路で実現できる様になった
。そして、同−半導体チップ上にアナログ回路とディジ
タル回路と管混在させたＭＯ８集積回路が実用化されつ
つある。しかしながら、アナログ回路をＭＯＳデバイス
で実現する場合、多くの問題が存在する。その一つに、
スレショルド電圧の不安定性がある。スレショルド電圧
の経時変化は、アナログ回路の精度に関する信頼性を低
下させる。又、ＢａＯ２）ランジスタは一般にゲート破
壊に弱い。これは、トランジスタのゲートを電接外部端
子に接続することの多いアナログ回路にとって不利であ
る。さらに、ＢａＯ２）ランジスタはｌ／ｆ 雑音が著
しく大きく、一般にマイクロボルトオーダの低周波信号
を取扱うことができないＯ 本発明の目的社、この上記の欠点がない電界効果半導体
装置を提供することにある。すなわち、本発明の目的は
、アナログ回路の入力素子として優れている接合型電界
効果トランジスタ（以下、ＪＦＢＴと称す）をＭＯＳ集
積回路に作り込んだ電界効果半導体装置の提供にある。
本発明の特徴は、−導電型の半導体基板の一生面に複数
の逆導電型領域が形成され、少なくとも隣接する２個の
これら逆導電型領域が各々隣接する部分で重なり合い、
この重なり合っ４た部分は他の部分よシ浅く形成され、
この重な）合った部分に前記−導電型の半導体基板に達
しない深さの一導電型高濃度不純物領域が形成されてい
る電界効果半導体装置にある。そして、隣接する２個の
逆導電型領域内に逆導電型高濃度不純物領域が形成され
てお夛、この領域を各々ソース及びドレイン、−導電型
高濃度不純物領域をゲートとして用いることが好ましい
。すなわち本発明の特徴は、例えば、相補盤ＭＯＢ集積
回路において、第１導電型（ｎ型）のＭＯＳ）ランジス
タを実現するために、第１導電型（ｎ型）の半導体基板
の一生面に設けられた第２導電型の拡散層（Ｐウェル）
が形成されていることと、複数個からなるそれらの拡散
層が、それらの拡散層接合深さの２倍よシも狭い間隔で
配置されていることと、それらの複数個の拡散層が、押
込み拡散時における横方向拡散によって部分的に重なり
合い、それらの拡散層接合深さよりも浅い接合がその重
なり合った領域に形成されていることと、この浅い接合
上に、この浅い接合よシも浅い第１導電型の高濃度拡散
層（ｎ”５Ｄ拡散層）が形成されていることと、この浅
い第１導電型の高濃度拡散層をはさみ、それらの第２導
電波拡散層（Ｐウェル）内に、これらの第２導電型拡散
層接合よシも浅い第２導電型高濃度拡散層（Ｐ”８Ｄ拡
散層）が少くと％２個形成されていることを含み、この
第１導電型高濃度拡散層（、＋８Ｄ拡散層）ｔゲート、
第２導電型高濃度拡散層（Ｐ”８Ｄ拡散層）をツース又
社ドレインとして用いる接合型電界効果トランジスタに
ある。
の逆導電型領域が形成され、少なくとも隣接する２個の
これら逆導電型領域が各々隣接する部分で重なり合い、
この重なり合っ４た部分は他の部分よシ浅く形成され、
この重な）合った部分に前記−導電型の半導体基板に達
しない深さの一導電型高濃度不純物領域が形成されてい
る電界効果半導体装置にある。そして、隣接する２個の
逆導電型領域内に逆導電型高濃度不純物領域が形成され
てお夛、この領域を各々ソース及びドレイン、−導電型
高濃度不純物領域をゲートとして用いることが好ましい
。すなわち本発明の特徴は、例えば、相補盤ＭＯＢ集積
回路において、第１導電型（ｎ型）のＭＯＳ）ランジス
タを実現するために、第１導電型（ｎ型）の半導体基板
の一生面に設けられた第２導電型の拡散層（Ｐウェル）
が形成されていることと、複数個からなるそれらの拡散
層が、それらの拡散層接合深さの２倍よシも狭い間隔で
配置されていることと、それらの複数個の拡散層が、押
込み拡散時における横方向拡散によって部分的に重なり
合い、それらの拡散層接合深さよりも浅い接合がその重
なり合った領域に形成されていることと、この浅い接合
上に、この浅い接合よシも浅い第１導電型の高濃度拡散
層（ｎ”５Ｄ拡散層）が形成されていることと、この浅
い第１導電型の高濃度拡散層をはさみ、それらの第２導
電波拡散層（Ｐウェル）内に、これらの第２導電型拡散
層接合よシも浅い第２導電型高濃度拡散層（Ｐ”８Ｄ拡
散層）が少くと％２個形成されていることを含み、この
第１導電型高濃度拡散層（、＋８Ｄ拡散層）ｔゲート、
第２導電型高濃度拡散層（Ｐ”８Ｄ拡散層）をツース又
社ドレインとして用いる接合型電界効果トランジスタに
ある。
以下、本発明の一実施例について１図面を用いて説明す
る。本発明は、％に相補ｆｉＭＯ８（以下。
る。本発明は、％に相補ｆｉＭＯ８（以下。
０ＭＯ８と称す）プロセスと適合するため、以下、０４
Ｏ８集積回路内にＪＰＥＴ ｔ−実現する例について述
べる。０ＭＯ８製造プロセスにも色々あるが、ここでは
標準的なｎ型シリコン基板にＰウェルを作る方式のシリ
コンゲートプロセスを例に説明する。
Ｏ８集積回路内にＪＰＥＴ ｔ−実現する例について述
べる。０ＭＯ８製造プロセスにも色々あるが、ここでは
標準的なｎ型シリコン基板にＰウェルを作る方式のシリ
コンゲートプロセスを例に説明する。
第１図は、ｎ型シリコン基板１に形成され九Ｐクエル２
内に作られているＪＰＥＴを示す。ここに３及び５は、
ＰチャンネルＮ０８）ランジスタのソース・ドレイン領
域を形成する戸、型拡散層で、４はｎチャンネルＭＯＳ
）ランジスタのソース・ドレイン領域を形成するｔ型
拡散層である。
内に作られているＪＰＥＴを示す。ここに３及び５は、
ＰチャンネルＮ０８）ランジスタのソース・ドレイン領
域を形成する戸、型拡散層で、４はｎチャンネルＭＯＳ
）ランジスタのソース・ドレイン領域を形成するｔ型
拡散層である。
ＪＰＥＴとして動作するためには、Ｐ＋型拡散層３−及
び５をソース及びドレインとし、ｎ 型拡散層４をゲー
トとして用いる。チャンネル領域はｎ”拡散層４０下部
６の部分である。第１図の構造のＪＦＥＴ ｔｆ、、０
ＭＯ８フロセスに何の変更を与えることなく実現できる
が、良好な電気的特性を得ることはできない。それは、
Ｐフェル０接合深さが数μｍ乃至１０μｍ程度と大きく
、シかもｎ＋拡散層深さが０．５ａｍ乃至１ｊ！ｍ程度
である為、チャンネル深さが大きくなってしまうからで
ある。
び５をソース及びドレインとし、ｎ 型拡散層４をゲー
トとして用いる。チャンネル領域はｎ”拡散層４０下部
６の部分である。第１図の構造のＪＦＥＴ ｔｆ、、０
ＭＯ８フロセスに何の変更を与えることなく実現できる
が、良好な電気的特性を得ることはできない。それは、
Ｐフェル０接合深さが数μｍ乃至１０μｍ程度と大きく
、シかもｎ＋拡散層深さが０．５ａｍ乃至１ｊ！ｍ程度
である為、チャンネル深さが大きくなってしまうからで
ある。
そこで、チャンネル深さを浅くするために、Ｐウェル押
込み拡散における横方向拡散を利用する。
込み拡散における横方向拡散を利用する。
すなわち、複数個のＰウェルを近接させて置き。
横方向拡散で部分的に重なり合う様にする。この様子を
第２図に示す。ここに７ＦｉＰウエルの拡散窓である。
第２図に示す。ここに７ＦｉＰウエルの拡散窓である。
横方向拡散によって８の部分で二つＯＰウェル２，２′
が重なる。Ｐウェルの賞な夛部分８ではＰウェルの接合
が浅くなってお９％もしこの部分をＪＰＥＴのチャンネ
ルとして用いるならば。
が重なる。Ｐウェルの賞な夛部分８ではＰウェルの接合
が浅くなってお９％もしこの部分をＪＰＥＴのチャンネ
ルとして用いるならば。
深いＰウェルを用いても浅いチャンネル深さを実現する
仁とができる。
仁とができる。
ｆｌＩｉ３図は、第２図に示し九原理を用いて実現され
九ＪＦＥＴの構造を示すＯＰウェル２．２′が重なる部
分９がチャンネル領域となる様にゲート領域１１を形成
する。ゲート領域１１は、ｎチャンネルＮＯ８）ランジ
スタのソース、ドレイン領域と同時に作ることができる
。ＪＰＥＴのソース及びドレイン領域１０．１２は、Ｐ
チャ／ネルＭＯＳトランジスタのソース、ドレイン領域
と同時に作ることができる０この様に１本実施例による
ＪＰＥＴは。
九ＪＦＥＴの構造を示すＯＰウェル２．２′が重なる部
分９がチャンネル領域となる様にゲート領域１１を形成
する。ゲート領域１１は、ｎチャンネルＮＯ８）ランジ
スタのソース、ドレイン領域と同時に作ることができる
。ＪＰＥＴのソース及びドレイン領域１０．１２は、Ｐ
チャ／ネルＭＯＳトランジスタのソース、ドレイン領域
と同時に作ることができる０この様に１本実施例による
ＪＰＥＴは。
通ｔのＣＭＯＢプロセスに何一つρ付は加えることな（
，０ＭＯ８Ｌ８Ｉ中に作ることができる０本実施例にお
けるチャンネル深さＦｉｂｇｚ図のＰウェル拡散用窓７
．７′の間隔と、Ｐウェルの接合深さによって一義的に
決定されるＯＰクエルの間隔はフォトリソグラフィーの
ｎ度で決まるが。
，０ＭＯ８Ｌ８Ｉ中に作ることができる０本実施例にお
けるチャンネル深さＦｉｂｇｚ図のＰウェル拡散用窓７
．７′の間隔と、Ｐウェルの接合深さによって一義的に
決定されるＯＰクエルの間隔はフォトリソグラフィーの
ｎ度で決まるが。
今日の技術レベルで蝶±０．５μｍ程度の精度を実現す
ることは容易である。又％Ｐラウェ拡散はイオン注入と
高温押込み拡散とで行なわれるが、接合深さの再現性は
きわめて良い。従って、浅いチャンネル深さを再現性良
く実現できる。
ることは容易である。又％Ｐラウェ拡散はイオン注入と
高温押込み拡散とで行なわれるが、接合深さの再現性は
きわめて良い。従って、浅いチャンネル深さを再現性良
く実現できる。
第１図は従来のＪＰＥＴの構造を示す断面図、第２図は
本発明実施例の製造工程を説明するための断面図、第３
図社本発明実施例によるＪＰＥＴを説明するための素子
断面図である。 なお、図において％ １−−−１！シリコン基板。 ２．２’−−−−・Ｐウェル、３・・・−Ｐ＋ソース（
ドレイン）領域、４−−−−−ｎ＋ゲート領域、５−・
−・Ｐ＋ドレイン（ソース）領域、６・−一チヤンネル
領域、７．７’−−−Ｐウェル拡散用窓、８・−・・−
Ｐつエルの重な）部分、９・−一浅いチャンネル領域、
１０＝−Ｐ＋ソース（ドレイン）領域、１１−−−−−
ｎ＋ゲート領域、１２・・−・・Ｐ＋ドレイン（ソー
ス）領域、である。 代理人 弁理士 内 原 晋
本発明実施例の製造工程を説明するための断面図、第３
図社本発明実施例によるＪＰＥＴを説明するための素子
断面図である。 なお、図において％ １−−−１！シリコン基板。 ２．２’−−−−・Ｐウェル、３・・・−Ｐ＋ソース（
ドレイン）領域、４−−−−−ｎ＋ゲート領域、５−・
−・Ｐ＋ドレイン（ソース）領域、６・−一チヤンネル
領域、７．７’−−−Ｐウェル拡散用窓、８・−・・−
Ｐつエルの重な）部分、９・−一浅いチャンネル領域、
１０＝−Ｐ＋ソース（ドレイン）領域、１１−−−−−
ｎ＋ゲート領域、１２・・−・・Ｐ＋ドレイン（ソー
ス）領域、である。 代理人 弁理士 内 原 晋
Claims (2)
- （１） −導電型の半導体基板の一生面に複数の逆導
電型領域が形成され、少なくとも隣接する２個の皺逆導
電型領域が各々隣接する部分で霊なり合い、鼓型なり合
りた部分は他の部分よ夕浅く形成され、蚊重なｉ合った
部分に前記−導電型の半導体基板に達しない深さの一導
電型高濃度不純物領域が形成されていることを特徴とす
る電界効果半導体装置。 - （２）隣接する２個の逆導電型領域内に逆導電型高濃度
不純物領域が形成されておシ、該領域を各々ソース及び
ドレイン、−導電型高濃度不純物領域をゲートとして用
いることを特徴とする特許請求の範囲第（１）項記載の
電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105877A JPS587880A (ja) | 1981-07-07 | 1981-07-07 | 電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105877A JPS587880A (ja) | 1981-07-07 | 1981-07-07 | 電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS587880A true JPS587880A (ja) | 1983-01-17 |
| JPS6244820B2 JPS6244820B2 (ja) | 1987-09-22 |
Family
ID=14419159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105877A Granted JPS587880A (ja) | 1981-07-07 | 1981-07-07 | 電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587880A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297399U (ja) * | 1985-12-09 | 1987-06-20 | ||
| KR100451758B1 (ko) * | 1998-11-05 | 2004-12-17 | 주식회사 하이닉스반도체 | 에스오아이(soi)소자테스트용패턴및그형성방법 |
| JP2022065976A (ja) * | 2020-10-16 | 2022-04-28 | ローム株式会社 | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128979A (en) * | 1981-02-02 | 1982-08-10 | Jido Keisoku Gijutsu Kenkiyuukumiai | Manufacture of junction type field-effect transistor |
-
1981
- 1981-07-07 JP JP56105877A patent/JPS587880A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128979A (en) * | 1981-02-02 | 1982-08-10 | Jido Keisoku Gijutsu Kenkiyuukumiai | Manufacture of junction type field-effect transistor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297399U (ja) * | 1985-12-09 | 1987-06-20 | ||
| KR100451758B1 (ko) * | 1998-11-05 | 2004-12-17 | 주식회사 하이닉스반도체 | 에스오아이(soi)소자테스트용패턴및그형성방법 |
| JP2022065976A (ja) * | 2020-10-16 | 2022-04-28 | ローム株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6244820B2 (ja) | 1987-09-22 |
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