JPS6054791B2 - 複合型電界効果トランジスタ - Google Patents
複合型電界効果トランジスタInfo
- Publication number
- JPS6054791B2 JPS6054791B2 JP52132730A JP13273077A JPS6054791B2 JP S6054791 B2 JPS6054791 B2 JP S6054791B2 JP 52132730 A JP52132730 A JP 52132730A JP 13273077 A JP13273077 A JP 13273077A JP S6054791 B2 JPS6054791 B2 JP S6054791B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- conductivity type
- type region
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は電界効果トランジスタに関するものである。
従来の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）の一例を第１図に示す。
Ｔ）の一例を第１図に示す。
Ｐ型半導体基板５１上のＮ型エピタキシャル層５２にＰ
型領域５４とＮ゛型領域５７とを有し、さらにＰ型領域
５４中にはＮ゛型領域５６を有している。Ｎ゛型領域５
６とＮ型エピタキシャル層５２とにかけてＰ型領域５４
上に絶縁膜５３とゲート電極５９とを被着している。こ
れはＮ゛型領域を５７をドレイン、Ｎ＋型領域５６をソ
ース、ゲート電極５９を第１ゲート、Ｐ型領域５４とＰ
型半導体基板５１を第２ゲートとする絶縁ゲート型電界
効果トランジスタ（以下ＭＯＳＥＦＴという）で、チャ
ンネル領域とソース領域を同一の拡散窓で拡散出来るた
め非常にチャンネル長が短くしたがつて相互コンダクタ
ンス胛の大きな特性のＭＯＳＥＦＴを作ることが可能で
ある。
型領域５４とＮ゛型領域５７とを有し、さらにＰ型領域
５４中にはＮ゛型領域５６を有している。Ｎ゛型領域５
６とＮ型エピタキシャル層５２とにかけてＰ型領域５４
上に絶縁膜５３とゲート電極５９とを被着している。こ
れはＮ゛型領域を５７をドレイン、Ｎ＋型領域５６をソ
ース、ゲート電極５９を第１ゲート、Ｐ型領域５４とＰ
型半導体基板５１を第２ゲートとする絶縁ゲート型電界
効果トランジスタ（以下ＭＯＳＥＦＴという）で、チャ
ンネル領域とソース領域を同一の拡散窓で拡散出来るた
め非常にチャンネル長が短くしたがつて相互コンダクタ
ンス胛の大きな特性のＭＯＳＥＦＴを作ることが可能で
ある。
しカルチャンネル長をあまり短くすると耐圧が低くなる
ためＮ型エピタキシャル層５２の不純物濃度を下げてこ
のＮ型領域へ・の空乏層の伸びを大きくしてやり、ドレ
イン・ソース間耐圧を高くするようにしなければならな
い。しカルＮ型エピタキシャル層５２の不純物濃度をあ
まり下げるとドレインの抵抗が大きくなりオン抵抗が増
加し特性上あまり好ましくない。一方第２図は接合型電
界効果トランジスタ（以下、Ｊ−ＦＥＴという）の一例
を示したものである。これはＰ型半導体基板６１上のＮ
型エピタキシャル層６２にドレイン領域６７とソース領
域となるＮ゛型領域６６とこれらの間に存し第１ゲート
領域となるＰ型領域６４とを有し、Ｐ型半導体基板６１
は第２ゲート領域として用いたものである。このような
構造のＪ−ＦＥＴの場合上記ＭＯＳ、ＥＦＴに比べてチ
ャンネル長を短くすることは出来ないためあまり相互コ
ンダクタンス胛を大きくすることはできないが、空乏層
をＮ型エピタキシャル層６２（チャンネル領域）とＰ型
領域６４（第１ゲート領域）並びにＰ型半導体基板６１
（第２ゲート領域）の両方に伸びるようにしてやればＮ
型エピタキシャル層６２の不純物濃度を極端に下げなく
てもドレイン・ソース間耐圧を十分に大きくすることが
可能であり、低オン抵抗、高耐圧を実現出来る。本発明
は絶縁ゲート型電界効果トランジスタ（ＭＯＳＥＦＴ）
と接合型電界効果トランジスタ（Ｊ−ＦＥＴ）を複合化
し、ドレイン・ソース間のオン抵抗ＲＤｓ（０Ｎ）を大
きくせずに、大きな相互コンダクタンスＧｍと高いドレ
イン●ソース間耐旺追Ｖ。
ためＮ型エピタキシャル層５２の不純物濃度を下げてこ
のＮ型領域へ・の空乏層の伸びを大きくしてやり、ドレ
イン・ソース間耐圧を高くするようにしなければならな
い。しカルＮ型エピタキシャル層５２の不純物濃度をあ
まり下げるとドレインの抵抗が大きくなりオン抵抗が増
加し特性上あまり好ましくない。一方第２図は接合型電
界効果トランジスタ（以下、Ｊ−ＦＥＴという）の一例
を示したものである。これはＰ型半導体基板６１上のＮ
型エピタキシャル層６２にドレイン領域６７とソース領
域となるＮ゛型領域６６とこれらの間に存し第１ゲート
領域となるＰ型領域６４とを有し、Ｐ型半導体基板６１
は第２ゲート領域として用いたものである。このような
構造のＪ−ＦＥＴの場合上記ＭＯＳ、ＥＦＴに比べてチ
ャンネル長を短くすることは出来ないためあまり相互コ
ンダクタンス胛を大きくすることはできないが、空乏層
をＮ型エピタキシャル層６２（チャンネル領域）とＰ型
領域６４（第１ゲート領域）並びにＰ型半導体基板６１
（第２ゲート領域）の両方に伸びるようにしてやればＮ
型エピタキシャル層６２の不純物濃度を極端に下げなく
てもドレイン・ソース間耐圧を十分に大きくすることが
可能であり、低オン抵抗、高耐圧を実現出来る。本発明
は絶縁ゲート型電界効果トランジスタ（ＭＯＳＥＦＴ）
と接合型電界効果トランジスタ（Ｊ−ＦＥＴ）を複合化
し、ドレイン・ソース間のオン抵抗ＲＤｓ（０Ｎ）を大
きくせずに、大きな相互コンダクタンスＧｍと高いドレ
イン●ソース間耐旺追Ｖ。
，を同時に満足し、さらにまた帰還容量Ｃｒｓｓ及び出
力容量ＣＯｓｓをも小さくすることを目的としたもので
ある。このことにより電界効果トランジスタは信頼度が
高まり高耐圧大電力化が可能となり、さらに高周波高出
力用途としてすぐれた性能のものが得られる。次に図面
を参照して本発明をより詳細に説明すする。
力容量ＣＯｓｓをも小さくすることを目的としたもので
ある。このことにより電界効果トランジスタは信頼度が
高まり高耐圧大電力化が可能となり、さらに高周波高出
力用途としてすぐれた性能のものが得られる。次に図面
を参照して本発明をより詳細に説明すする。
第３図は本発明の基本的実施例を示したもので、Ｐ型半
導体基板７１のＮ型エピタキシャル層７２にＮ＋型領域
７７とＰ型領域７４とを有し、このＰ型領域７４内には
さらにＮ＋型領域７６が形成されている。
導体基板７１のＮ型エピタキシャル層７２にＮ＋型領域
７７とＰ型領域７４とを有し、このＰ型領域７４内には
さらにＮ＋型領域７６が形成されている。
これらＮ＋型領域７６，７７およびＰ型領域７４は環状
の同心円を形成している。Ｎ＋型領域７６で囲まれる部
分上には絶縁膜７３を介してゲート電極７９が形成され
ている。この半導体装置は等価的に第４図の如く動作す
る。すなわちＮ＋型領域７７をドレインＤ，Ｐ型領域７
４をゲートＧ２絶縁膜７３下のＮ型エピタキシャル層７
２の表面をソースとする接合型電界効果トランジスタは
第４図のＦＥＴ−２を構成しており、さらにＮ＋型領域
７６をソースＳ、電極７９を第１ゲートＧ１、絶縁膜７
３下のＮ型エピタキシャル層７２の表面をドレインとす
る絶縁ゲート型電界効果トランジスタは第４図のＦＥＴ
一１を構成しており、これらＦＥＴ−１とＦＥＴ−２と
は絶縁膜７３下のエピタキシャル層７２の表面．で直列
に接続された構造となつている。このような複合型の電
界効果トランジスタではＦＥＴ−１のドレイン●ソース
間にかかる電圧の最高値はＦＥＴ−２のピンチオフ電圧
に等しいので、ＦＥＴ−２のピンチオフ電圧をＦＥＴ−
１のドーレイン・ソース間耐圧より低くなるようにし、
ＦＥＴ−２のドレイン●ソース間耐圧を十分に大きくし
てやれば、全体の耐圧を大きく出来る。
の同心円を形成している。Ｎ＋型領域７６で囲まれる部
分上には絶縁膜７３を介してゲート電極７９が形成され
ている。この半導体装置は等価的に第４図の如く動作す
る。すなわちＮ＋型領域７７をドレインＤ，Ｐ型領域７
４をゲートＧ２絶縁膜７３下のＮ型エピタキシャル層７
２の表面をソースとする接合型電界効果トランジスタは
第４図のＦＥＴ−２を構成しており、さらにＮ＋型領域
７６をソースＳ、電極７９を第１ゲートＧ１、絶縁膜７
３下のＮ型エピタキシャル層７２の表面をドレインとす
る絶縁ゲート型電界効果トランジスタは第４図のＦＥＴ
一１を構成しており、これらＦＥＴ−１とＦＥＴ−２と
は絶縁膜７３下のエピタキシャル層７２の表面．で直列
に接続された構造となつている。このような複合型の電
界効果トランジスタではＦＥＴ−１のドレイン●ソース
間にかかる電圧の最高値はＦＥＴ−２のピンチオフ電圧
に等しいので、ＦＥＴ−２のピンチオフ電圧をＦＥＴ−
１のドーレイン・ソース間耐圧より低くなるようにし、
ＦＥＴ−２のドレイン●ソース間耐圧を十分に大きくし
てやれば、全体の耐圧を大きく出来る。
ただしオン抵抗を大きくしないためにＦＥＴ−２のオン
抵抗はＦＥＴ−１のオン抵抗よりも十分に小さくする必
要がある。したがつて上記条件を満足するように設計し
てやればＦＥＴ−１で決まる胛と低イオン抵抗でＦＥＴ
−１の耐圧とＦＥＴ−２の耐圧との和にほぼ等しい耐圧
をもつた高耐圧電界効果トランジスタを作ることが可能
である。また構造上ドレインをゲート１間の容卜連Ｒｓ
ｓとドレインとソース間容量ＣＯｓｓを小さくすること
も可能である。本発明の一具体的実施例を第５図によつ
て説明する。
抵抗はＦＥＴ−１のオン抵抗よりも十分に小さくする必
要がある。したがつて上記条件を満足するように設計し
てやればＦＥＴ−１で決まる胛と低イオン抵抗でＦＥＴ
−１の耐圧とＦＥＴ−２の耐圧との和にほぼ等しい耐圧
をもつた高耐圧電界効果トランジスタを作ることが可能
である。また構造上ドレインをゲート１間の容卜連Ｒｓ
ｓとドレインとソース間容量ＣＯｓｓを小さくすること
も可能である。本発明の一具体的実施例を第５図によつ
て説明する。
第５Ａ図はＰ型半導体基板の上にＮ型半導体領域を有す
るエピタキシャル・ウェハーであり、基板１はＰ型不純
物基板（例えば１０１４〜１０１６ａｔ０ｍｓ／ｃ！ｌ
）、領域２はＮ型エピタキシャル層（例えば１０１４〜
１０１６ａｔ０ｍｓ／Ｃｒｌ）、厚さ数μｍ〜１０数μ
ｍ程度）である。
るエピタキシャル・ウェハーであり、基板１はＰ型不純
物基板（例えば１０１４〜１０１６ａｔ０ｍｓ／ｃ！ｌ
）、領域２はＮ型エピタキシャル層（例えば１０１４〜
１０１６ａｔ０ｍｓ／Ｃｒｌ）、厚さ数μｍ〜１０数μ
ｍ程度）である。
このエピタキシャルウェハー上に不純物拡散に対するマ
スク層３（例えば熱酸化膜等）を形成する。次に第５Ｂ
図に示すようにゲート２のＰ型不純物を拡散するための
窓を開けＰ型領域４を形成する。
スク層３（例えば熱酸化膜等）を形成する。次に第５Ｂ
図に示すようにゲート２のＰ型不純物を拡散するための
窓を開けＰ型領域４を形成する。
この場合ゲート２の拡散はＦＥＴ−１の耐圧よりＦＥＴ
−２のピンチオフ電圧が低く、ＦＥＴ−１のオン抵抗よ
りもＦＥＴ−２のオン抵抗が低くなるようにする必要が
ある。その後、マスク層（例えば熱酸化膜等）を全面に
形成した後、第５Ｃ図に示すようにＰ型不純物拡散層４
の部分と一方の部分は重なるが他方はＰ型不純物層４の
領域から十分離して不純物層４の影響を受けないような
拡散窓を開け第２のＰ型不純物層５を形成する。
−２のピンチオフ電圧が低く、ＦＥＴ−１のオン抵抗よ
りもＦＥＴ−２のオン抵抗が低くなるようにする必要が
ある。その後、マスク層（例えば熱酸化膜等）を全面に
形成した後、第５Ｃ図に示すようにＰ型不純物拡散層４
の部分と一方の部分は重なるが他方はＰ型不純物層４の
領域から十分離して不純物層４の影響を受けないような
拡散窓を開け第２のＰ型不純物層５を形成する。
さらに第５Ｄ図に示すように領域７を拡散するための窓
を開けＮ型不純物領域６と領域７を同時に形成する。
を開けＮ型不純物領域６と領域７を同時に形成する。
ここで領域６がソース、領域７がドレインとなり、領域
５と領域６の拡散の広がりの差がＦＥＴ−１のチャンネ
ル長となる。しかるのち、第５Ｅ図に示すように所望の
厚さの絶縁物層８を領域２と６の間の領域５の表面部分
の上に形成し、さらに電極９（ゲート１）、電極１０（
ソース７）、電極１１（ドレイン）、電極１２（ゲート
２″）を形成し全工程を終了する。
５と領域６の拡散の広がりの差がＦＥＴ−１のチャンネ
ル長となる。しかるのち、第５Ｅ図に示すように所望の
厚さの絶縁物層８を領域２と６の間の領域５の表面部分
の上に形成し、さらに電極９（ゲート１）、電極１０（
ソース７）、電極１１（ドレイン）、電極１２（ゲート
２″）を形成し全工程を終了する。
本実施例は前号ＥＴ−２のゲート２に相当する部分をソ
ース電極と短絡した場合について述べたが、独立に引き
出しゲート２″と共にＦＥＴのピンチフオ電圧をコント
ロールすることが出来ることは明らかである。第６Ａ図
は第５Ａ図と同様Ｐ型半導体基板２１の上にＮ型エピタ
キシャル層２２があるエピタキシャル・ウェハーであり
、基板２１はＰ型不純物基板（例えば１０１４〜１０１
６ａｔ０ｍｓ／Ｃｌｌ）、エピタキシャル層２２はＮ型
エピタキシャル層（例えば１０１４〜１０１６ａｔ０ｍ
ｓ／ｄ１厚さ数μｍ〜１０数μｍ程度）である。
ース電極と短絡した場合について述べたが、独立に引き
出しゲート２″と共にＦＥＴのピンチフオ電圧をコント
ロールすることが出来ることは明らかである。第６Ａ図
は第５Ａ図と同様Ｐ型半導体基板２１の上にＮ型エピタ
キシャル層２２があるエピタキシャル・ウェハーであり
、基板２１はＰ型不純物基板（例えば１０１４〜１０１
６ａｔ０ｍｓ／Ｃｌｌ）、エピタキシャル層２２はＮ型
エピタキシャル層（例えば１０１４〜１０１６ａｔ０ｍ
ｓ／ｄ１厚さ数μｍ〜１０数μｍ程度）である。
このＮエピタキシャルウェハー上に不純物拡散に対する
マスク層２３（例えば熱酸化膜等）を形成する。次に第
６Ｂ図に示すように部分的に開孔し、更にゲート２（領
域２４）を形成するための窓以外の窓にマスク層２３″
を形成する。
マスク層２３（例えば熱酸化膜等）を形成する。次に第
６Ｂ図に示すように部分的に開孔し、更にゲート２（領
域２４）を形成するための窓以外の窓にマスク層２３″
を形成する。
マスク層２３とは異なるものを用い、マスク層２３″を
選択的に除去できるもの（例えばフォトレジスタ材、Ｓ
ｉ３Ｎ４等）を用いる。しかるのち第６Ｃ図のようにＰ
型領域２４を形成する。
選択的に除去できるもの（例えばフォトレジスタ材、Ｓ
ｉ３Ｎ４等）を用いる。しかるのち第６Ｃ図のようにＰ
型領域２４を形成する。
これも第５Ｂ図と同様ＦＥＴ−１の耐圧よりＦＥＴ−２
のピンチオフ電圧が低く、ＦＥＴ一１のオン抵抗よりも
ＦＥＴ−２のオン抵抗が低くなるように領域２４を形成
する。その後、マスク層２３″を除去し、第６Ｄ図のご
とくＮ型不純物層２６，２『，２７を形成する。
のピンチオフ電圧が低く、ＦＥＴ一１のオン抵抗よりも
ＦＥＴ−２のオン抵抗が低くなるように領域２４を形成
する。その後、マスク層２３″を除去し、第６Ｄ図のご
とくＮ型不純物層２６，２『，２７を形成する。
この場合領域２６がソース領域２７がドレインに相当し
、領域２６と２『の間の領域２４の間隔がＦＥＴ−１の
チャンネル長に相当する。このように領域２６″をもう
けることによりＦＥＴ−２のピンチオフ電圧とＦＥＴ−
１のチャンネル長を独立に決めることができる。最後に
第６Ｅ図のように所望の厚さの絶縁物層２８を領域２６
と２６″の間の領域２４の表面部分の上に形成し、さら
に電極２９（ゲート１）、電極３０（ソース）、電極３
１（ドレイン）、電極３２（ゲート２０を形成し全工程
を終了する。
、領域２６と２『の間の領域２４の間隔がＦＥＴ−１の
チャンネル長に相当する。このように領域２６″をもう
けることによりＦＥＴ−２のピンチオフ電圧とＦＥＴ−
１のチャンネル長を独立に決めることができる。最後に
第６Ｅ図のように所望の厚さの絶縁物層２８を領域２６
と２６″の間の領域２４の表面部分の上に形成し、さら
に電極２９（ゲート１）、電極３０（ソース）、電極３
１（ドレイン）、電極３２（ゲート２０を形成し全工程
を終了する。
本具体的実施例は第５図の場合と同様前記ＦＥＴ一２の
ゲート２に相当する部分をソース電極と短絡した場合に
ついて述べているが、独立に引き出しゲート２″と共に
ＦＥＴ−２のピンチオア電圧をコントロールできること
は明らかである。第７図は更に他の具体的実施例でＦＥ
Ｔ−２のゲート２とゲート２″を拡散層によつて内部で
短ｊ絡した場合である。
ゲート２に相当する部分をソース電極と短絡した場合に
ついて述べているが、独立に引き出しゲート２″と共に
ＦＥＴ−２のピンチオア電圧をコントロールできること
は明らかである。第７図は更に他の具体的実施例でＦＥ
Ｔ−２のゲート２とゲート２″を拡散層によつて内部で
短ｊ絡した場合である。
Ｐ型半導体基板４１上にはＮ型エピタキシャル層４２を
有し、このＮ型エピタキシャル層４２にこのエピタキシ
ャル層４２を四角く囲むように半導体基板４１に達する
Ｐ＋型領域４０を形成している。またこのＮ型エピタキ
シャル層にはＮ＋型領域４６とそれぞれ平行に形成され
ているこれらＮ＋型領域４６，４７とＰ型領域４４は対
称的に左側部分にも形成されている。この２つのＮ＋型
領域４６を連結するように絶縁物４３とゲート電極４９
とが形成されている。この具体的実施例は２つのＮ＋型
領域４７がドレインＤｌ２つのＮ＋型領域がソースＳ１
ゲート電極４９が第１ゲートＧ１、２つのＰ型領域４４
とこれにＰ＋型領域を介して接続されるＰ型半導体基板
を第２ゲートＧ２とする複合型電界効果トランジスタと
して動作する。以上具体例をＮチャンネル型の場合につ
いて述べたが、Ｐチャンネル型の場合にも全く適用可能
であることは明らかである。
有し、このＮ型エピタキシャル層４２にこのエピタキシ
ャル層４２を四角く囲むように半導体基板４１に達する
Ｐ＋型領域４０を形成している。またこのＮ型エピタキ
シャル層にはＮ＋型領域４６とそれぞれ平行に形成され
ているこれらＮ＋型領域４６，４７とＰ型領域４４は対
称的に左側部分にも形成されている。この２つのＮ＋型
領域４６を連結するように絶縁物４３とゲート電極４９
とが形成されている。この具体的実施例は２つのＮ＋型
領域４７がドレインＤｌ２つのＮ＋型領域がソースＳ１
ゲート電極４９が第１ゲートＧ１、２つのＰ型領域４４
とこれにＰ＋型領域を介して接続されるＰ型半導体基板
を第２ゲートＧ２とする複合型電界効果トランジスタと
して動作する。以上具体例をＮチャンネル型の場合につ
いて述べたが、Ｐチャンネル型の場合にも全く適用可能
であることは明らかである。
第１図は従来の絶縁ゲート型電界効果トランジスタの構
造の一例を示す断面図である。 第２図は従来の接合型電界効果トランジスタの構造の一
例を示す断面図である。第３図は本発明の一実施例を示
す断面図である。第４図は本発明の一実施例の等価回路
図である。第５図Ａ上は本発明の一具体的実施例を製造
工程順に示す断面図である。第６図Ａ上本発明の他の具
体的実施例を製造工程順に示す断面図である。第７図は
本発明の更に他の具体的実施例を示す図である。Ｎ＋・
・・・・・Ｎ型高濃度不純物領域、Ｎ・・・・・・Ｎ型
不純物領域、Ｐ・・・・・・Ｐ型不純物領域、Ｓ・・・
・・・ソース、Ｄ・・・・・・ドレイン、Ｇ１・・・・
・・ゲート１、Ｇ２・・・・・・ゲート２、Ｇ２″・・
・・・・ゲート２″、１，２１，４１，５１，６１，７
１・・・・・・Ｐ型半導体基板、２，２２，４２，５２
，６２，７２・・・・・・Ｎ型エピタキシャル層、３，
２３，４３，５３，６３，７３・・・・・・酸化膜、４
，２４，４４，５４，６４，７４・・・・・・Ｐ型領域
、６，２６，４６，５６，６６，７６・・・・・・Ｎ＋
型領域、７，２７，４７，５７，６７，７７・・・・・
・Ｎ＋型領域、９，２９，４９，５９，７９・・・・・
・ゲート電極。
造の一例を示す断面図である。 第２図は従来の接合型電界効果トランジスタの構造の一
例を示す断面図である。第３図は本発明の一実施例を示
す断面図である。第４図は本発明の一実施例の等価回路
図である。第５図Ａ上は本発明の一具体的実施例を製造
工程順に示す断面図である。第６図Ａ上本発明の他の具
体的実施例を製造工程順に示す断面図である。第７図は
本発明の更に他の具体的実施例を示す図である。Ｎ＋・
・・・・・Ｎ型高濃度不純物領域、Ｎ・・・・・・Ｎ型
不純物領域、Ｐ・・・・・・Ｐ型不純物領域、Ｓ・・・
・・・ソース、Ｄ・・・・・・ドレイン、Ｇ１・・・・
・・ゲート１、Ｇ２・・・・・・ゲート２、Ｇ２″・・
・・・・ゲート２″、１，２１，４１，５１，６１，７
１・・・・・・Ｐ型半導体基板、２，２２，４２，５２
，６２，７２・・・・・・Ｎ型エピタキシャル層、３，
２３，４３，５３，６３，７３・・・・・・酸化膜、４
，２４，４４，５４，６４，７４・・・・・・Ｐ型領域
、６，２６，４６，５６，６６，７６・・・・・・Ｎ＋
型領域、７，２７，４７，５７，６７，７７・・・・・
・Ｎ＋型領域、９，２９，４９，５９，７９・・・・・
・ゲート電極。
Claims (1)
- １ 一導電型半導体基板の上部に第１の反対導電型領域
を有し、該第１の反対導電型領域内に第１の一導電型領
域を有し、該第１の一導電型領域内に第２の反対導電型
領域を有し、さらに前記第１の反対導電型領域と前記第
２の反対導電型領域との間にかさまれた前記第１の導電
型領域の表面上に絶縁物層と該絶縁物層上に導電性電極
を有し、前記一導電型半導体基板と前記第１の一導電型
領域をゲートとしかつ前記一導電型半導体基板と前記第
１の一導電型領域の間の前記第１の反対導電型領域をチ
ャンネルとする接合型電界効果トランジスタと、前記第
２の反対導電型領域をソースとし、前記導電性電極をゲ
ートとしかつ前記第１の反対導電型領域をドレインとす
る絶縁ゲート型電界効果トランジスタとを直列接続した
構造の複合型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52132730A JPS6054791B2 (ja) | 1977-11-04 | 1977-11-04 | 複合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52132730A JPS6054791B2 (ja) | 1977-11-04 | 1977-11-04 | 複合型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5466078A JPS5466078A (en) | 1979-05-28 |
| JPS6054791B2 true JPS6054791B2 (ja) | 1985-12-02 |
Family
ID=15088241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52132730A Expired JPS6054791B2 (ja) | 1977-11-04 | 1977-11-04 | 複合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054791B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025659U (ja) * | 1988-06-23 | 1990-01-16 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142731A (ja) * | 1993-05-26 | 1995-06-02 | Texas Instr Inc <Ti> | パワーデバイスおよびそれを形成するための方法 |
| DE19902749C2 (de) * | 1999-01-25 | 2002-02-07 | Infineon Technologies Ag | Leistungstransistoranordnung mit hoher Spannungsfestigkeit |
-
1977
- 1977-11-04 JP JP52132730A patent/JPS6054791B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025659U (ja) * | 1988-06-23 | 1990-01-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5466078A (en) | 1979-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0425175A (ja) | ダイオード | |
| US4178605A (en) | Complementary MOS inverter structure | |
| JPS59193066A (ja) | Ｍｏｓ型半導体装置 | |
| JPS63141375A (ja) | 絶縁ゲ−ト電界効果トランジスタ | |
| JPH0527267B2 (ja) | ||
| JPS63102264A (ja) | 薄膜半導体装置 | |
| JPH10209174A (ja) | 接合型電界効果トランジスタ | |
| US4142197A (en) | Drain extensions for closed COS/MOS logic devices | |
| JP3150443B2 (ja) | 半導体装置 | |
| JPS6054791B2 (ja) | 複合型電界効果トランジスタ | |
| JP2579954B2 (ja) | Ｍｏｓトランジスタ | |
| US3296508A (en) | Field-effect transistor with reduced capacitance between gate and channel | |
| JPH0222868A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JPH06349852A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| JP3248791B2 (ja) | 半導体装置 | |
| US4288910A (en) | Method of manufacturing a semiconductor device | |
| JP2605757B2 (ja) | 半導体装置の製造方法 | |
| JPS6334619B2 (ja) | ||
| JP2728424B2 (ja) | 半導体集積回路装置 | |
| JP4577948B2 (ja) | オフセットゲート型電界効果トランジスタ | |
| JPH0590515A (ja) | 電圧転送回路 | |
| JP3233510B2 (ja) | 半導体装置の製造方法 | |
| JPH0543303B2 (ja) | ||
| JPS59195869A (ja) | 半導体装置の製造方法 | |
| JP2656731B2 (ja) | 複合半導体装置 |