JPS5880187A - 同時アクセスメモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体集積回路装置の記憶素子として好適な
メモリセルの回路方式に係り、特に複数のデータバス及
びアドレスバスを持ち、複数系列からの同時アクセスが
可能なメモリセルの回路方式に関する。

同時アクセスメモリの従来方式としては、二つの独立し
たメモリセルを用意し、読出しは個々のメモリセルに対
して別個に行ない、書込みは同じアドレスを持つ対応す
る他のメモリセルにもデータを読込む方式が知られてい
る。

よシ詳しい説明を行なうために、この方式で用いられて
いる。１個のメモリセルについての説明から行なう。

第１図は、一般的なメモリ回路である。この回路は部品
数が少なくデコーダが簡単なため広く使用されている。

データを保持するのはイ／ノ（−タ４０１を２個用いた
ループであり、これにデータを１込むにはビットライン
４０５もしくはピットライン４１５を「０」とし、ワー
ドライン４０６を「１」とすれば、トランスミッション
ゲート４０４を通じてデータを書込むことができる二畜
込むデータの種類はビットライン４１５及び４０５のど
ちらに「０」を与えるかで設定する。これは大容°量の
トランジスタ４１２若しくは４１４のどちらのゲートに
「１」の信号を与えるかでコントロールされる。読出し
の場合は、リードイネーブルライン４１０を「０」とし
、トランジスタ４１１、をオフし、データ保持ループか
らのデータをトランスミッションゲート４０４を通り、
センスアンプ４０９で検出することによシデータを得て
いる。

さて、前述した従莱゛の同時アクセスメモリを第２図を
用いて説明する。

ビットライン４１５，４０５およびフードライン４０６
でアクセスされるインバータ４０１をループにしたメモ
リセルと、全く同じ構成で異なるパスを、持つメモリセ
ルを用意しておき、セル間ヲシフト用トランスミッショ
ンゲート５０１で接続している。

読出し時は、１個のメモリと同じであるが、書込み時は
同じアドレスに同じデータを入れるため別のメモリセル
にも書込みを行なう必要があシ、従って例えばビットラ
イン４０５のデータをトランスミッションゲート４０４
を通してインバータ４０１のデータ保持ループに書込む
だけでなく、トランスミッションゲート５０１を通して
インバータ４０１′の対応するデータ保持ループにも同
時に書込みを行ないデータの更新を行なっている。

しかしながらこの方式では、２系列からの１込−みが同
時に同じアドレスに対して行なわれた場合。

パス間に干渉が牛じ、トランジスタに多大な′電流１１
１： が流れ、最悪の場合はトランジスタを破壊してしまうと
いう欠点があった。つまり、１系列のピットライノ４１
５からの「０」書込みと、他の１系列のビットライン４
０５′からの「Ｏ」書込みが同時に起こったとすると、
シフト用トランスミツ／ヨ／ゲート５０１は二つとも「
０」信号を運ぶことになシ、互いのインノ（−夕４０１
，４０１’の出力をショートしてしまうことになるから
である。

また、この方式では１つのメモリセルに比べて同時アク
セスメモリ゛にしたことで、回路部品数が２倍以上にな
り、パスも、ンフト用ラインが追加で必要になるという
欠点がおった。

更に、この方式で２系列以上のアドレスを持つマルチポ
ートの同時アクセスメモリを構成しようとすれば、相互
のメモリセル間を結ぶシフト用トランスミッションゲー
ト５０１の数が急増（例えば３ボートにすると２ポート
の３倍、４ポートは２ポートの６倍）シ、それに伴いト
ランジスタの拡散容量及び配線容量が増し、ディレーが
大きくなる。そして、マルチポート化されると直列につ
ながるトランスミッションケートの数が増え、伝達され
る電位が段々低くなるためノイズに対してマニジンが取
れなくなり、従ってこの方式では。

原理的にマルチポート、のポート数つまりアクセスを許
す一系列数は限定されることになる。

次に、現在カスタムＬＳＩに対して、配線層やコンタク
トな、どの一部を変更するだけで所望のＬＳＩを製造す
るセミカスタムＬＳＩの需要が延びているが、このよう
なＬＳＩについて考える。

ゲートアレイもしくはマスタスライスと呼ばれるセミカ
スタムＬＳＩの特徴は、同じ大きさのトランジスタが多
数用意されていることにある。この点で、前述した従来
方式のメモリセルには、ビットラインを駆動する大容量
トランジスタ、センスアンプを形成するために計算され
た大きさを持つトランジスタ、セルやセル近辺のトラン
スミッションケートを形成する小型トランジスタ等の多
種類の大きさが必要である。これらを同一のトランジス
タで作るとすれば、速度がおそ〈、ノイズマージンの少
ない、不安定なメモリになる可能性があるという欠点が
ある。

また、Ｃ−ＭＯ８１−ランジスタを用いたマスクスライ
スではＰ型とＮ型をペアで用いるため、従来の回路方式
では、Ｎ型ＭＯ８）ランジスタを使用する割合がかなり
大きいので、それに対応するＰ型ＭＯ８）ランジスタを
未使用のままで残しておくという不経済なことになると
いう欠点がある。

本発明の目的は、前述の欠点を除去した新規な同時アク
セスメモリセルを提供することにある。

本発明の目的を具体的に言えば、簡単な回路で。

マスタスライスＬＳＩにも適し、一つのメモリセルに対
し同時に複数系列からの読出し、書込みを行なっても何
らデータバス間で干渉が生じず、アクセスを許す系列の
数に制限がないマルチボートメモリを構成可能な同時ア
クセスメモリセルを提供することにある。

か＼る目的を奏する本発明同時アクセスメモリセルの特
徴とするところは、書込み用データバスに連なる第１端
子と入力端子との間に２１固のトランスミッションゲー
トを直列接続し、読出し用データバスに連なる第２端子
と出力端子との間に１個のトランスミッションゲートを
接続し、直列接続した２個のトランスミッションゲート
の接続点と出力端子との間に否定型論理素子を接続して
単位回路全構成し、この単位回路を偶数個、一つの単位
回路の入力端子が隣接する単位回路の出力端子に連なる
よ２に接続し、これによって否定型論理素子とトランス
ミッションゲートとが交互に直列接続された閉回路を構
成した点にある。こ＼で使用される否定型論理素子とし
ては、インバータ。

ＮＡＮＤゲート、ＮＯＲゲート、ＥＡＲゲート等から選
ばれた論理菓子が使用される。本発明の他の特徴は、以
下に述べる実施例の説明から明らかとなろう。

以下、本発明を実施例どして示した図面により詳述する
。

第３図は本発明の同時ア久セスメモリセルを構成する単
位回路で１本発明のメモリセルはこの単位回路を偶数個
使用して構成される。この単位回路は、入力端子１１．
出力端子１２、書込み用データバスに連なる第１端子１
６．読出し用データバスに連なる第２端子１７．第１端
子１６と入力端子１１との間に直列接続された２個のト
ランスミッションゲート（以下ＴＧと称す）１３及び１
５、第２端子１７と出力端子１２との間に接続したＴＧ
１４．ＴＧ１３とＴＧ１５との接続点と出力端子１２と
の間に接続した否定型論理素子としてのインバータ１か
ら回路構成されている。

第４図は、第３図の単位回路を２個用いた本発明同時ア
クセスメモリセルの実施例で、第１の単位回路は第３図
と同符号で示し、第２の単位回路はインバータを２で示
し、各端子及び各ＴＧを第３図で使用した符号の１０の
位を２に置き換えた２１〜２７で示しておる。２個の単
位回路は、インバータとＴＧが交互に直列接続された閉
回路を構成する如く、第１の単位回路の入力端子１１と
第２の単位回路の出力端子２２間、及び第１の単位回路
の出力端子１２と第２の単位回路の入力端子２１間でそ
れぞれ接続されている。

換言すれば、この同時アクセスメモリセルは。

イ／パータ１，２及び帰還用ＴＧ１５．２５で情報保持
ループを形成し、このループに情報を書込むための書込
み用１３と書込み用ＴＧ　２３　、そして情報を読出す
ための読出し用２４と読出し用ＴＧＬ４で構成されてい
る。データ保持状態においては、書込み用ＴＧ１３．２
３および読出し用ＴＧ１４．２４は開いた状態っまシ非
導通状態にあシＪ帰還用ＴＧ１５．２５は閉じた状態つ
まシ導通状態にあり、帰還ループは、つながっており定
常状態にある。次に１つの端子１６よりデー夛を書込む
場合は、書込み用ＴＧ１３を閉じ、帰還用ＴＧ１５を開
ける。そうすると、帰還ループが、帰還用ＴＧ１５で切
れてしまうので、データバス１６のデータは、書込み用
ＴＧ１３．インバ〜り１、帰還用ＴＧ２５．インバータ
２という経路で伝えられることになる。その後書込み用
ＴＧ１３を開き、帰還用ＴＧ１５を閉じると、新しくで
きた帰還ループは新しいデータを保持することになる。

次に、帰還ループに蓄わ見られているデータを、端子２
７に読出す場合は、読出し用ＴＧ２４を閉じれば容易に
読出すことができる。

これまでの説明では、何ら従来のラッチと変わらない動
作であるが、この同時アクセスメモリの特徴は帰還用Ｔ
Ｇ、書込み用ＴＧ、読出し用ＴＧをそれぞれ２個持って
いる点にあ＃）、それによって読出しだけではなく、一
方で書込み中に、他方から同時に書込みも可能にした点
である。

、ここで、同時に書込みを行なうということについても
う少し詳しく述べる。同じメモリセルに対して同時に異
なるデータを書込むことは、物理的に考えて不可能であ
る。実際的には、メモリセルに対して少しでも後まで与
えられていたデータが書かれることになる。しかし、こ
の同時アクセス機能は、このセルを用いてメモリシステ
ムを構成した場合に絶大な効果を発揮する。これについ
ては、後述するが、ここでは、同じセルに対し、同時に
異なるデータが与えられたとしても、それぞれのデータ
・バスに何ら悪影響をおよぼさないということが大切で
ある。再び、第４図を用いて、この状態を考えると端子
１６及び２６から書込みが行なわれるから、書込み用Ｔ
Ｇ１３と書込み用ＴＧ２３は閉じており、帰還用ＴＧ１
５と帰還用ＴＧ２５は開いている。このため端子１６の
データは、書込み用ＴＧ１３．インバータ１まで伝ゎ　
゛るだけ、であり、端子２６のデータは書込み用ＴＧ２
３、インバータ２まで伝わるだけであり、互いのデータ
が干渉しあうことはない。

次にＴＧを具体的な回路素子で実現した例を第５図を用
いて説明する。第５図（ａ）は、Ｎ−ＭＯＳトランジス
タのＴＧ１３，１４，２４．２３とＰ−ＭＯＳトランジ
スタのＴＧ１５．２５で構成した簡易型である。ライト
・イネ−プル端子（以下ＷＥ端子と略す）１０５０レベ
ルを変化させることによりＴＧ１３とＴＧ１５を制御す
ることができる。しかし、この回路では、端子１０１か
ら。

「０」レベルの書込みを行なった後の状態において、イ
ンバータ１の入力電圧が外来ノイズ等によって影響を受
は変化する可能性があるので、あまり実用的ではない。

第５図（ｂ）は、その欠点を補った回路で全てのＴＧを
Ｎ−ＭＯＳトランジスタで構成している。そのかわシ、
ＴＧ１３とＴＧ１５を反転した位相で駆動しなければな
らないため複雑になっている。第５図（Ｃ）は帰還ＴＯ
１５，２５をＰ−ＭＯ８）ランジスタ、Ｎ−ＭＯ８トラ
ンジスタを並列に接続し、ノイズマージンを高めたもの
、第５図（ｄ）は、書込み用ＴＧ１３．２３％読出し用
ＴＧ１４．２４、帰還用ＴＧ１５．２５の全てｔ−Ｐ−
ＭＯ８ｌ−ランジスタとＮ−ＭＯＳトランジスタを並列
接続したＴＧで構成したものである。

これらの回路と従来の方式のものとの比較を行なうと、
同じアドレスに同時にアクセスを行なった場合バスが干
渉しないことは前述した通シであり、゛帰還ループに帰
還用ＴＧがあるため、高速書込みが可能で、大容量トラ
ンジスタが不要、かつ特殊なトランジスタを用いるセン
スアンプも不要でアシ、マスタスライスに向いていると
言える。

また回路部品数については、従来の方式では、製造プロ
セスが定かでないため明言ができないが。

仮にＣ−ＭＯ８プロセスに換算すると、インバータがＰ
−ＭＯＳトランジスタ１個、Ｎ−ＭＯＳトランジスタ１
個で構成されるため、Ｎ−ＭＯ８？ランラスタ１０個、
Ｐ−ＭＯ８）う／ラヌク４佃計１４個で構成されている
と言える。

これに対し、第５図（→では、Ｎ−ＭＯＳトランジスタ
ー６個、Ｐ−ＭＯ８）ランジス２４個の計１０個であり
、同図（ｂ）ではＮ−ＭＯ８）ランジス２８個、ｐ−ｖ
ｏｓ　トランジスタ２個の計１０個であ＃）１同図（Ｃ
）でもＮ−ＭＯ８１−ランジス２８個。

Ｐ−ＭＯＳトランジスタ４個の計１２個であり、部品数
においても従来の方式にまさっている。高速、高ノイズ
マージン型の同図（ｄ）では、Ｎ−ＭＯＳトランジスタ
８個、Ｐ−ＭＯ８トランジスタ８個の計１６個となり若
干部品数が多くなっている。

しかしＣ−ＭＯＳマスタスライスにおいては、Ｐ−ＭＯ
８Ｉ−ランジスタとＮ−ＭＯＳトランジスタが同数用意
されているので、従来の方式を実現したとすると、Ｎ−
ＭＯ８を１０個用いているため必然的にＰ−ＭＯＳトラ
ンジスタも１０個は使うことになり、結局第５図の（ｄ
）よりも多くの素子を必要とすることになる。

以上のように、本発明の回路によれば、マスタスライス
のようなＬＳＩにも応用することが可能で、部品数の少
ない、同時に同じアドレスにアクセスしてもデータバス
に干渉が生じない、同時ア。

クセスメモリセルを構成できるという利点がある。

次に、このメモリセルを用いてメモリを構成する例を第
６図を用いて説明する。第１系列の書込み用デコーダ６
０１は、与えられたアドレスをデコードし、書込み用パ
ルスが出ると、書込みＴＧ１３をＯＮＬ、帰還用ＴＧを
ＯＦＦするように信号を発生する。第２系列の書込み用
デコーダ６０３も同様にＴＧ２３．ＴＧ２５’！５−コ
ントロールする。

第１系列の読出し用デコーダ６０２は読出し用ＴＧ２４
を読出し用パルスが出たらＯＮするようにコントロール
し、第２系列の読出し用デコーダ６０４も同様にＴＧ１
４をコントロールする。

このようにして、１つのメモリセルについて。

アドレス、データが完全に独立しているので、メモリシ
ステムにおいてさまざまなアドレス形式が許される。つ
まシ、書込みを１ビット単位で行ない、読出しを１６ビ
ツト単位で行なうといったようにシリアル・イン・パラ
レル・アウトの７フトレジδりの如く動作させることも
可能である。しかも、同時に、複数からのアクセスも可
能であるがゆえに０、今まででは考えられなかったよう
な高度なシステムを構成することが可能である。

第７図を用いてその１例を紹介する。２系列からの読出
し及び書込みを独立して同時に行なえる第６図のメモリ
セルフ００の集合であるメモリ７０１に対し、１系列の
書込みパスを用いて人力信号を１ビット単位で書込み７
０２を行なっている。一方同時に、１ビット単位で書込
まれたデータはＣＰＵ７０３によって今度は７ビツト単
位で読出され、ＣＰＵ７０３で処理後再び７ビツト単位
で書込まれている。この処理は例えば、ノイズ除去、エ
ラー補正、パリティ−チェック、エンコード、デコード
、暗号化などである。また一方同時に、ＣＰＵ７０３で
処理されたデータは、他の処理を行なうため今度は１４
ピット単位で読出し７０４が行なわれている。

このような回路を従来のメモリで行なうためには難しい
タイミング設定を行なわねばならず、また部品数、コス
トの増大は避けられない。しかし本発明を用いることに
より、簡単なアドレス管理を行なうだけで、このような
高度なシステムを実現できるという利点がある。

第８図及び第９図に本発明の他の実施例を挙げである。

第８図（→は、４系列からのアクセスを可能とした−の
で、同図（ｂ）はイン・く−夕の代りにゲートを用いた
もの、第９図（、ｉｏは、インバータとゲートを組み合
わせたもの、（ｂ）はリード用データ・（スとライト用
データバスを同じパスで行なうものなどである。

本発明によれば、マスタスライスＬＳＩにおいても、部
品数の少ない、同時に複数のパスからアクセスが可能で
、データバス間に何ら干渉を生じさせない、原理上ボー
ト数に上限なく増設可能なマルチボート同時アクセスメ
モリを実現できるという効果がある。

【図面の簡単な説明】

第１図は従来のメモリの回路図、第２図は従来の同時ア
クセスメモリの回路図、第３図は本発明のメモリセルに
使用する単位回路を示す回路図、第４図は本発明の同時
アクセスメモリセルの回路図、第５図は第４図のセルの
詳細回路図、第６図は同時アクセスメモリシステムのブ
ロック図、第７図は本発明の詳細な説明するだめの概念
図、第８図は本発明の池の実施例の回路図、第９図は本
発明の他の実施例の回路図である。 １．２・・・インバータ、１１．２１・・・入力端子。 １２．２２・・・出力端子、１３，１４，１５，２３゜
２４．２５・・・トランスミツンヨ／ゲート、１６゜第
　　２　　口 １ｌＩＪ　　図 ３ ！＄６　　口 第　７ｆ１ ０２ 第　　８　　口

Claims (1)

1. 【特許請求の範囲】 １、書込み用データバスに連なる第１端子。 読出−用データバスに連なる第２端子。 入力端子。 出力端子。 入力端子と出力端子間に、第１トランスミツシヨンゲー
   トが入力端子側となるように直列接続すれた第１トラン
   スミツシヨンゲート及び否定型論理素子。 第１トランスミツ／ヨ／ゲートと否定型論理素子との接
   続点と、第１端子との間に、接続した第２トランスミツ
   シヨンゲート、 第２端子と出力端子との間に接続した第３トランスミツ
   シヨンゲート、 によって単位回路を構成し、この単位回路を偶数個準備
   し、一つの単位回路の入力端子と隣接する単位回路の出
   力端子とを接続し、これによって第１トランスミツシヨ
   ンゲートと否定論理素子とを交互に偶数個直列接続した
   閉回路を構成したことを特徴とする同時アクセスメモリ
   セル。 ２、特許請求の範囲第１項において、否定型論理素子が
   、インバータ、ＮＡＮＤゲート、ＮＯＲ，ゲート、ＦＯ
   Ｒゲートから選ばれた論理素子であることを特徴とする
   同時アクセスメモリセル。