JPS63200391A - スタテイツク型半導体メモリ - Google Patents

スタテイツク型半導体メモリ

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JPS63200391A
JPS63200391A JP62032716A JP3271687A JPS63200391A JP S63200391 A JPS63200391 A JP S63200391A JP 62032716 A JP62032716 A JP 62032716A JP 3271687 A JP3271687 A JP 3271687A JP S63200391 A JPS63200391 A JP S63200391A
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section
sense amplifier
data
amplifier circuit
circuit
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JP62032716A
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English (en)
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Masaki Matsui
松井　正貴
Junichi Tsujimoto
辻本　順一
Takayuki Otani
大谷　孝之
Mitsuo Isobe
磯部　満郎
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • G11—INFORMATION STORAGE
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    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、絶縁ゲート型電界効果トランジスタ、例え
ばＭＯＳ）ランジスタで構成された半導体メモリに係り
、特にメモリセルとしてスタティック型セルを使用した
スタティック型半導体メモリに関する。
（従来の技術） 半導体メモリにおいて、プロセス技術が進み、記憶容量
が増加するのに伴い、メモリセルで駆動すべきデータ線
の負荷容量が増大している。この負荷容量の増大はデー
タの読出し速度の低下をもたらす。そこで、従来ではメ
モリセルで駆動すべき容量を低減させ、データの読出し
速度を高速化するために、メモリセルアレイを複数のセ
クションに分割し、各セクション毎にセクションデータ
線を設け、各セクション内のメモリセルの読み出しデー
タによって対応するセクションデータ線のみを駆動する
ようなメモリが実用化されている。
第４図はこのようにメモリセルアレイが複数のセクショ
ンに分割された半導体メモリの構成を示すブロック図で
ある。このメモリは説明を簡略化するために１ビット読
み出しのものであるとする。
メモリセルアレイ８０は複数のセクション８１に分割さ
れている。各セクション８１内ではスタティック型のメ
モリセル８２が２次元のアレイ状に配置されており、各
メモリセル８１は各セクション毎に分割された第１ワー
ド線ＷＬＩと一対のビット線ＢＬ。
ＢＬに接続されている。また各ビット線ＢＬ。
ＢＬはビット線負荷回路８３に接続されている。
上記第１ワード線ＷＬ１は、ロウデコーダ（図示せず）
により活性化され、この第１ワード線ＷＬＩと並行に全
セクションにわたって配置された第２ワード線ＷＬ２の
信号と、セクション選択回路８４から出力され、あるセ
クションを選択するときにのみ活性化されるセクション
選択信号ＳＤ１〜ＳＤｎそれぞれとが供給されるセクシ
ョン選択ゲート回路８５の出力に基づき、選択されたセ
クションに属するもののみが活性化される。そして選択
されたセクション内の一つの第１ワード線ＷＬＩに接続
されている全てのメモリセル８２からデータが読み出さ
れ、その読み出し信号が対応するビット線ＢＬ、ＢＬに
伝えられる。
同一セクション８１に属するビット線ＢＬ、ＢＬの信号
は、カラム選択信号に基づいて導通制御されるカラム選
択ゲート回路８６によって１ビット分のみが選択され、
セクションデータ線ＳＤＬ。
ＳＤＬに伝達される。このセクションデータ線ＳＤＬ、
ＳＤＬに伝えられた信号は、各セクションデータ線毎に
設けられ、上記セクション選択回路８４から出力される
セクション・センスアンプ活性化信号５ＥＡＩ〜５ＥＡ
ｎそれぞれにより選択的に活性化されるセクション・セ
ンスアンプ回路８７に入力される。なお、非活性のセク
ション・センスアンプ回路８７の出力は高インピーダン
ス状態にされる。セクション・センスアンプ回路８７の
出力は、全セクションに渡り共通に配線されたメインデ
ータ線ＭＤＬ、ＭＤＬに伝達される。メインデータ線Ｍ
ＤＬ、ＭＤＬの信号は、チップ内で出力バッファ（図示
せず）付近に配置されたメイン・センスアンプ回路８８
に入力される。このメイン・センスアンプ回路８８で増
幅された出力はラッチ回路８９でラッチされ、読出しデ
ータＤｏとして出力バッファに転送される。
第５図は上記従来メモリの各部分を具体的に示した回路
図である。
メモリセル８２は図示するように、高抵抗と駆動用ＭＯ
Ｓトランジスタとからなる２個のインバータ９１．９２
の入出力端子相互間を交差接続して構成されたフリップ
フロップ９８と、このフリップフロップ９３の一方の出
力端と前記ビット線ＢＬとの間に接続されたトランスフ
ァ・ゲート用のＭＯＳトランジスタ９４と、フリップフ
ロップ９３の他方の出力端と前記ビット線ＢＬとの間に
接続されたトランスファ・ゲート用のＭＯＳトランジス
タ９５とを備え、トランスファ・ゲート用の２個のＭＯ
Ｓトランジスタ９４．９５のゲートはそのセクション内
の第１ワード線ＷＬＩに接続されている。
カラム選択ゲート回路８６は、ビット線ＢＬ。
ＢＬそれぞれとセクションデータ線ＳＤＬ。
ＳＤＬそれぞれとの間に接続され、ゲートにカラム選択
信号ＣＤが供給される２個のＭＯＳ）ランジスタ９６．
９７で構成されている。
セクション・センスアンプ回路８７はカレントミラー並
列型センスアンプと呼ばれる形式のものが使用されてお
り、このセンスアンプ回路８７は駆動部８７Ａと負荷部
８７Ｂとに別れている。駆動部８７Ａには、セクション
データ線ＳＤＬ、ＳＤＬそれぞれの信号がゲートに供給
されるＮチャネルの駆動用トランジスタ　１０１Ｓ１０
２、セクション・センスアンプ活性化信号ＳＥＡがゲー
トに供給されるＮチャネルのスイッチ用トランジスタ　
１０３．１０４、Ｎチャネルの電流制限用トランジスタ
　１０５とからなる駆動回路１０６が１０８Ａと１０８
Ｂの２回路分設けられている。負荷部８７Ｂには、それ
ぞれ２個のＰチャネルＭＯＳトランジスタ　１１１．１
１２からなるカレントミラー型負荷回路１１３が１１：
ｌＩＡ　（！：１１３Ｂの２回路分設けられている。こ
こで、各セクション・センスアンプ回路８７では駆動部
８７Ａのみが各セクションデータ線に対応して設けられ
ており、負荷部８７Ｂについては全てのセクション・セ
ンスアンプ回路に共通に１個のみが設けられている。
なお、この形式のセクション・センスアンプ回路を使用
する場合には、メインデータ線として、本来のメインデ
ータ線ＭＤＬ、ＭＤＬの他にリファレンス用のメインデ
ータ線ＭＤＬＲ，ＭＤＬＲが設けられている。
上記従来のメモリでは、メモリセルアレイを複数のセク
ションに分割し、データの読み出し時には一つのセクシ
ョンを選択的に活性化してセルデータを読み出し、その
読み出し信号をセクション・センスアンプ回路８７で一
度増幅してメインデータ線ＭＤＬ、ＭＤＬに出力し、さ
らにこれをメイン・センスアンプ回路８８で増幅してＣ
ＭＯＳ振幅レベルに変換した後にラッチするようにして
いる。
このようなメモリでは、セクションデータ線ＳＤＬ、Ｓ
ＤＬが各セクション毎に分割されているので、ビット線
ＢＬ、ＢＬの信号をカラム選択ゲート回路８Ｂを介して
メインデータ線ＭＤＬ。
ＭＤＬに直接に伝える場合に比べ、電流駆動能力が小さ
なメモリセルで直接に駆動しなければならない負荷容量
の値が小さくなる。このため、データの読み出し速度を
ある程度高速にすることができる。
ところが、メモリの記憶容量がさらに増大するのに伴い
セクション数が増加すると、メインデータ線ＭＤＬ、Ｍ
ＤＬの配線容量の増大と共に、第５図中のセクション・
センスアンプ回路８７内で、一端（ドレイン）がメイン
データ線ＭＤＬ。
ＭＤＬに接続されているスイッチ用トランジスタ１０３
．１０４のドレイン接合容量の総和が、セクションの数
が増加するために増大する。従って、選択されたセクシ
ョン・センスアンプ回路８７が駆動しなければならない
容量が増大する。このため、メインデータ線ＭＤＬ、Ｍ
ＤＬの信号変化速度が遅くなり、データの読み出し速度
が遅くなる欠点がある。
この対策として、セクション・センスアンプ回路８７内
の駆動用トランジスタ　１０１．　１０２のトランジス
タサイズを大きくすることが考えられるが、それに応じ
てスイッチ用トランジスタ　１０３．１０４のトランジ
スタサイズを大・きくする必要があり、ドレイン接合容
量がさらに増加する。従って、セクションφセンスアン
プ回路８７内のトランジスタサイズを大きくしてもデー
タの読み出し速度を速くすることはできない。その上、
トランジスタサイズが大きくなると、セクション・セン
スアンプ回路８７の消費電力が増大するという問題も発
生する。
（発明が解決しようとする問題点） このように従来のスタティック型半導体メモリでは、記
憶容量が増加するとデータの読み出し速度が遅くなると
いう欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、大容量化されても、データの読み出
し速度の高速化を図ることができるスタティック型半導
体メモリを提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明のスタティック型半導体メモリは、ワード線と
、上記ワード線の延長方向で複数ブロックに分割され、
各ブロックは複数のセクションでｔＭ成されかつ各セク
ション内には複数個のスタティック型メモリセルが設け
られているセルアレイと、データの読出し時に上記セル
アレイ内の任意のセクションを選択し、この選択された
セクション内のメモリセルからデータの読み出し制御を
行なう制御手段と、上記各セクション毎に設けられ、メ
モリセルからの読み出しデータが供給されるセクション
データ線と、上記各セクションデータ線に入力端子が接
続され、対応するセクションが選択されたときにのみ活
性化される第１のセンスアンプ回路と、同一ブロック内
の各第１のセンスアンプ回路の出力端子が共通に接続さ
れたブロックデータ線と、上記各ブロックデータ線に入
力端子が接続され、そのブロックに属するセクションが
選択されたときにのみ活性化される第２のセンスアンプ
回路と、上記第２のセンスアンプ回路の出力端子が共通
に接続されるメインデータ線と、上記メインデータ線の
データをラッチするラッチ回路とから構成されている。
（作用） この発明のスタティック型半導体メモリでは、各セクシ
ョン毎に設けられた第１のセンスアンプ回路の出力をブ
ロック単位で設けられた第２のセンスアンプ回路に入力
し、第２のセンスアンプ回路の出力を全てのブロックに
渡って配線されたメインデータ線に供給し、このメイン
データ線のデータをラッチ回路でラッチするようにして
いる。
このように、２段目の第２のセンスアンプ回路を分散配
置しておくことにより、１段目の第１のセンスアンプ回
路の出力容量を低減し、しがちメインデータ線に接続さ
れた第１のセンスアンプ回路の個数を少なくすることで
メインデータ線の総容量を低減し、データ読み出し速度
を高速化するようにしている。
（実施例） 以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明の一実施例の構成を示すブロック図で
ある。図中、１０はロウデコーダである。
このロウデコーダ１０は入力アドレスに応じて複数の第
２ワード線ＷＬ２の中から一つを活性化する。
２０はメモリセルアレイである。このメモリセルアレイ
２０は、上記第２ワード線ＷＬ２の延長方向で複数のブ
ロックに分割されている。さらに各ブロックは第２ワー
ド線ＷＬ２の延長方向で複数のセクション２１に分割さ
れている。各セクション２１内ではスタティック型のメ
モリセル２２が２次元のアレイ状に配置されており、各
メモリセル２２は各セクション毎に分割された第１ワー
ド線ＷＬＩと一対のビット線ＢＬ、ＢＬに接続されてい
る。また各ビット線ＢＬ、ＢＬはビット線負荷回路２３
に接続されている。
上記第１ワード線ＷＬＩは、上記ロウデコーダｌＯによ
り活性化される上記第２ワード線ＷＬ２の信号と、各セ
クション選択回路２４から出力され、あるセクションを
選択するときにのみ活性化されるセクション選択信号と
が供給されるセクション選択ゲート回路２５の出力に基
づき、選択されたセクションに属するもののみが活性化
される。そして選択されたセクション内の一つの第１ワ
ード線ＷＬＩに接続されている全てのメモリセル２２か
らデータが読み出され、その読み出し信号が対応するビ
ット線ＢＬ、ＢＬに伝えられる。
同一セクションに属するビット線ＢＬ、ＢＬの信号は、
カラム選択信号に基づいて導通制御されるカラム選択ゲ
ート回路２６によって１ビット分のみが選択され、各セ
クションに対応して設けられているセクションデータ線
ＳＤＬ、ＳＤＬに伝達される。このセクションデータ線
ＳＤＬ、ＳＤＬに伝えられた信号は、各セクションデー
タ線毎に設けられ、上記セクション選択回路２４から出
力されるセクション・センスアンプ活性化信号により選
択的に活性化されるセクション・センスアンプ回路２７
に入力される。各セクション・センスアンプ回路２７の
出力は、各ブロック毎に設けられたブロックデータ線Ｂ
ＤＬ、ＢＤＬに伝達される。これらブロックデータ線Ｂ
ＤＬ、ＢＤＬの信号は、ブロック選択回路２８から出力
されるブロック・センスアンプ活性化信号により選択的
に活性化されるブロック争センスアンプ回路２９に入力
される。
このブロック・センスアンプ回路２９は上記各セクショ
ン・センスアンプ回路２７で増幅された信号をさらに増
幅することによって相補なデータを出力するものであり
、各ブロック・センスアンプ回路２９の出力データは、
全ブロックに渡り共通に配線されたメインデータ線ＭＤ
Ｌ、ＭＤＬに伝達される。また、メインデータ線ＭＤＬ
、ＭＤＬのデータは、チップ内で出力バッファ（図示せ
ず）付近に配置されたラッチ回路３０でラッチされ、読
出しデータＤｏとして出力バッファに転送される。
第２図は上記実施例のメモリの各部分を具体的に示した
回路図である。
セクション選択ゲート回路２５は、前記ワード線ＷＬ２
の信号と前記セクション選択回路２４から出力されるセ
クション選択信号ＳＤとが入力されるノアゲート回路で
構成されている。
メモリセル２２は従来の場合と同様に、高抵抗と駆動用
ＭＯＳトランジスタとからなる２個のインバータ４１．
４２の入出力端子相互間を交差接続して構成されたフリ
ップフロップ４３と、このフリップフロップ４３の一方
の出力端と前記ビット線ＢＬとの間に接続されたトラン
スファーゲート用のＭＯＳ）ランジスタ４４と、フリッ
プフロップ４３の他方の出力端と前記ビット線ＢＬとの
間に接続されたトランスファーゲート用のＭＯＳ）ラン
ジスタ４５とを備え、トランスファ・ゲート用の２個の
ＭＯＳトランジスタ４４．４５のゲートはそのセクショ
ン内の第１ワード線ＷＬ１に接続されている。
カラム選択ゲート回路２Ｂは、ビット線ＢＬ。
ＢＬそれぞれとセクションデータ線ＳＤＬ。
ＳＤＬそれぞれとの間に接続され、ゲートにカラム選択
信号ＣＤが供給される２個のＮチャネルＭＯＳトランジ
スタ４Ｂ、４７で構成されている。
セクション・センスアンプ回路２７はカレントミラー並
列型センスアンプと呼ばれる形式のものが使用されてお
り、駆動部２７Ａと負荷部２７Ｂとに別れている。駆動
部２７Ａには、セクションデータ線ＳＤＬ、ＳＤＬそれ
ぞれの信号がゲートに供給されるＮチャネルの駆動用ト
ランジスタ５１．５２、前記セクション選択回路２４か
ら出力されるセクション・センスアンプ活性化信号ＳＥ
Ａがゲートに供給されるＮチャネルのスイッチ用トラン
ジスタ５３．５４、Ｎチャネルの電流制限用トランジス
タ５５とからなる駆動回路５Ｂが５８Ａと５８Ｂの２回
路分設けられている。
負荷部２７Ｂには、それぞれ２個のＰチャネルＭＯ８）
ランジスタ５７．５８からなるカレントミラー型負荷回
路５９Ａ、　５９Ｂが設けられている。ここで、各セク
ション・センスアンプ回路２７では駆動部２７Ａのみが
各セクションデータ線に対応して設けられており、負荷
部２７Ｂについては全てのセクション・センスアンプ回
路に共通に１個のみが設けられている。
この形式のセクション・センスアンプ回路を使用する場
合には、ブロックデータ線として、本来のブロックデー
タ線ＢＤＬ、ＢＤＬの他にリファレンス用のブロックデ
ータ線ＢＤＬＲ，ＢＤＬＲが設けられている。そして、
セクション・センスアンプ回路２７の駆動部２７Ａ・内
の一方の駆動回路５０Ａ側の駆動用トランジスタ５１の
ドレインは本来のブロックデータ線ＢＤＬに、駆動用ト
ランジスタ５２のドレインはリファレンス用のブロック
データ線ＢＤＬＲにそれぞれ接続され、他方の駆動回路
５（ｉＢ側の駆動用トランジスタ５１のドレインはリフ
ァレンス用のブロックデータ線ＢＤＬＲに、駆動用トラ
ンジスタ５２のドレインは本来のブロックデータ線ＢＤ
Ｌにそれぞれ接続されている。
ブロック・センスアンプ回路２９もカレントミラー並列
型センスアンプ形式のものが使用されており、この回路
も駆動部２９Ａと負荷部２９Ｂとに別れている。そして
駆動部２９Ａには、ブロックデータ線ＢＤＬ、ＢＤＬそ
れぞれの信号がゲートに供給されるＮチャネルの駆動用
トランジスタ６１．６２、前記ブロック選択回路２８か
ら出力されるブロック・センスアンプ活性化信号ＢＥＡ
がゲートに供給されるＮチャネルのスイッチ用トランジ
スタ６３．６４、Ｎチャネルの電流制限用トランジスタ
６５とからなる駆動回路６６が６ＥｉＡと６６Ｂの２回
路分設けられている。
負荷部２９Ｂには、それぞれ２個のＰチャネルＭＯ３）
ランジスタ８７、Ｈからなるカレントミラー型負荷回路
６９Ａ、　８９Ｂが設けられている。ここで、各ブロッ
ク・センスアンプ回路２９では駆動部２９Ａのみが各ブ
ロックデータ線に対応して設けられており、負荷部２９
Ｂについては全てのブロックに共通に１個のみが設けら
れている。
この形式のブロック・センスアンプ回路を使用する場合
にも、メインデータ線として、本来のメインデータ線Ｍ
ＤＬ、ＭＤＬの他にリファレンス用のメインデータ線Ｍ
ＤＬＲ，ＭＤＬＲが設けられている。そして、ブロック
・センスアンプ回路２９の駆動部２９Ａ内の一方の駆動
回路６６Ａ側のスイッチ用トランジスタ６３のドレイン
は本来のメインデータ線ＭＤＬに、スイッチ用トランジ
スタ６４のドレインはリファレンス用のメインデータ線
ＭＤＬＲにそれぞれ接続され、他方の駆動回路６６Ｂ側
のスイッチ用トランジスタ６３のドレインはリファレン
ス用のメインデータ線ＭＤＬＲに、スイッチ用トランジ
スタ６４のドレインは本来のメインデータ線ＭＤＬにそ
れぞれ接続されている。
前記ラッチ回路３０は、２個のナントゲート回路７１．
７２からなり、メインデータ線ＭＤＬ、ＭＤＬのデータ
が人力されるフリップフロップ回路で構成されている。
次に、このような構成のメモリの動作を第３図のタイミ
ングチャートを用いて説明する。
まず、アドレスが変化し、新しいアドレスが入力される
と、ロウデコーダ１０の出力により一つの第２ワード線
ＷＬ２が活性化（“０＃レベル）される。このときの入
力アドレスにより、一つのブロックに属する一つのセク
ション選択回路２４のセクション選択信号ＳＤが活性化
（“０”レベル）され、この信号ＳＤと予めロウデコー
ダ１０の出力により活性化された第２ワード線ＷＬ２の
信号が入力されているセクション選択ゲート回路２５の
出力が供給される第１ワード線ＷＬＩが活性化（１”レ
ベル）される。ここで、活性化される第１ワード線ＷＬ
１は一つのブロックの一つのセクション２１内のものの
みである。
上記第１ワード線ＷＬＩが活性化されると、そのセクシ
ョン２１内の１列分のメモリセル２２が同時に選択され
、これらのメモリセル２２から並列にデータの読み出し
が行われる。データの読み出し時には各ビット線ＢＬ、
ＢＬの電位に微少な差が生じる。
また、このときの入力アドレスに対応して一つのカラム
選択ゲート回路２６が導通し、そこに接続されているビ
ット線の信号がセクションデータ線ＳＤＬ、ＳＤＬに伝
えられる。さらに上記セクション選択回路２４のセクシ
ョン・センスアンプ活性化信号により一つのセクション
・センスアンプ回路２７が活性化され、上記セクション
データ線ＳＤＬ、ＳＤＬの信号が増幅され、そのブロッ
クに設けられているブロックデータ線ＢＤＬ。
ＢＤＬに伝えられる。さらに、このときの入力アドレス
に対応してブロック選択回路２８の出力により一つのブ
ロック・センスアンプ回路２８が活性化され、上記ブロ
ックデータ線ＢＤＬ、ＢＤＬの信号がこのブロック・セ
ンスアンプ回路２８で増幅されてメインデータ線ＭＤＬ
、ＭＤＬに伝えられる。
この後、メインデータ線ＭＤＬ、ＭＤＬのデータがラッ
チ回路３０でラッチされ、このラッチデータが読み出し
データＤｏとして出力される。
このように上記実施例のメモリでは、各セクション毎に
設けられた第１のセンスアンプ回路としてのセクション
・センスアンプ回路２７の出力を、ブロック単位で設け
られた第２のセンスアンプ回路としてのブロック・セン
スアンプ回路２９に人力し、ブロック・センスアンプ回
路２９の出力を全てのブロックに渡って配線されたメイ
ンデータ線ＭＤＬ、ＭＤＬに供給し、このメインデータ
線ＭＤＬ、ＭＤＬのデータをラッチ回路３０でラッチす
るようにしたものである。
ここで、各セクション・センスアンプ回路２７の出力端
子は、ブロックデータ線ＢＤＬ、ＢＤＬにより、同一ブ
ロックに属する数個のセクション・センスアンプ回路ど
うしの出力端子と共通接続されているだけなので、ブロ
ックデータ線ＢＤＬ。
ＢＤＬに接続されている各セクション・センスアンプ回
路２７内の前記トランジスタ５１．５２の数は従来より
も少なくなっている。従って、プロ・ツクデータ線ＢＤ
Ｌ、ＢＤＬに接続されている接合容量の総和は十分に小
さくなる。しかも、プロ・ツクデータ線ＢＤＬ、ＢＤＬ
そのものの配線長がメインデータ線ＭＤＬ、ＭＤＬに比
べて短いため、配線容量も小さい。従って、セクション
−センスアンプ回路２７の出力負荷容量は、従来メモリ
のセクション・センスアンプ回路のそれに比べて格段に
小さくなり、ブロックデータ線ＢＤＬ、ＢＤＬの信号は
高速に変化することになる。
各ブロックデータ線ＢＤＬ、ＢＤＬの信号を増幅するブ
ロック・センスアンプ回路２９の負荷容量については、
従来メモリのメイン・センスアンプ回路のそれに比べれ
ば大きくなっている。しかし、ブロックやセンスアンプ
回路２９の負荷容量は、メインデータ線ＭＤＬ、ＭＤＬ
の配線容量と、メインデータ線ＭＤＬ、ＭＤＬに接続さ
れたプロ・ツク・センスアンプ回路２９内の前記トラン
ジスタ６８、Ｇ４のドレイン接合容量の総和となる。と
ころが、この容量は、従来メモリのセクション・センス
アンプ回路のそれに比べればセンスアンプ回路の個数が
少ない分だけ小さい。
この実施例のメモリでは第１段目のセンスアンプ回路で
あるセクション・センスアンプ回路２７と、第２段目の
センスアンプ回路であるブロック・センスアンプ回路２
９それぞれの出力負荷容量の配分が一方に偏らないよう
にすることができ、その分、各データ線における信号遅
延時間の総和を従来に比べて小さくすることができる。
この結果、データの高速読み出しが実現できる。
また、この実施例では、セクション・センスアンプ回路
２７の出力負荷が軽いために、セクション・センスアン
プ回路２７に大きな電流駆動能力を持たせる必要がなく
なる。このため、このセクション・センスアンプ回路２
７として第２図に示すように、駆動用トランジスタ５１
．５２を出力側に配置した高感度特性を存するように設
計することができる。すなわち、セクション・センスア
ンプ回路２７は感度優先の設計にすることができる。こ
れに対し、前記第５図に示した従来メモリのセクション
・センスアンプ回路では、スイッチ用トランジスタ　１
０３．１０４を出力側に配置した大きな電流駆動能力を
持つように設計する必要がある。
さらに、ブロック・センスアンプ回路２９については、
ブロックデータ線ＢＤＬ、ＢＤＬにおける信号の振幅が
ある程度大きくなっているので、比較的大きな負荷容量
を十分に駆動するために、このブロックφセンスアンプ
回路２９として第２図に示すように、スイッチ用トラン
ジスタ８３．８４を出力側に配置して電流駆動能力の大
きな特性を有するように設計することができる。すなわ
ち、ブロック・セン１．スアンプ回路２９は駆動力優先
の設計にすることができる。
このように、この発明のメモリでは従来のものと同様に
センスアンプ回路を２段構成にしているものである。と
ころが、これを３段構成にし、メインデータＩＭＤＬ、
ＭＤＬのデータをさらにセンスアンプ回路で増幅するこ
とが考えられる。ところが、この方式ではセンスアンプ
回路に流れる総電流が増加するか、もしくは総電流が一
定の条件ではセンスアンプ回路を構成するトランジスタ
のサイズを小さくしなければならない。メモリＩＣでは
総電流が制限されているので、センスアンプ回路を３段
構成にするにはトランジスタサイズの縮小化しかなく、
センスアンプ回路を２段構成にしてそれぞれの出力容量
を適正に配分するこの発明のメモリの方が高速になる。
また、通常、カレントミラー並列型センスアンプ形式の
センスアンプ回路の直流的な増幅率は１５程度である。
このため、データ読み出し時におけるセクションデータ
線ＳＤＬ、ＳＤＬ相互間の電位差が０．　１Ｖ程度であ
っても、メインデータ線ＭＤＬ。
ＭＤＬ相互間の電位差はＣＭＯＳレベルとしては十分大
きなものにできる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。例えば、上記実施例のメモリ
では同一セクションに属するビット線ＢＬ、ＢＬの信号
の中から１ビツト分のみをカラム選択ゲート回路２８に
よって選択し、最終的に出力されるデータが１ビツトの
場合について説明したが、これは同一セクションに属す
るビット線ＢＬ、ＢＬの信号の中からｍビット分をｍ個
のカラム選択ゲート回路２６によって選択し、最終的に
ｍビットのデータを並列に出力するように構成してもよ
い。この場合には一つのセクションについてｍ対のセク
ションデータ線ＳＤＬ、ＳＤＬが設けられ、これら各セ
クションデータ線ＳＤＬ。
Ｅ７Ｔに対してそれぞれセクション・センスアンプ回路
２７、ブロックデータ線ＢＤＬ、ＢＤＬ、ブロック・セ
ンスアンプ回路２９、メインデータ線ＭＤＬ、ＭＤＬ及
びラッチ回路３０等を設ける必要がある。
また、上記実施例ではメモリセル２２として高抵抗負荷
を用いた形式のものを使用する場合について説明したが
、これはフリップフロップ４３としてＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタを用いた
ＣＭＯＳ型のものを使用するようにしてもよい。さらに
、上記実施例では第１ワード線と第２ワード線が設けら
れたいわゆるワード線２重化方式のメモリについて説明
したが、メモリセルアレイを複数ブロックに分割し、各
ブロックに対してロウデコーダを設けるようなワード線
多重分割方式のメモリについても実施することができる
。しかしながら、分割数を、チップサイズの増大をそれ
程伴わずに増やすことができるワード線２重化方式のメ
モリにこの発明を実施すれば、その効果は最も大きい。
〔発明の効果〕
以上説明したようにこの発明によれば、大容量化されて
も、データの読み出し速度の高速化を図ることができる
スタティック型半導体メモリを提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例のメモリの構成を示すブロ
ック図、第２図は上記実施例のメモリの各部分を具体的
に示した回路図、第３図は上記実施例のメモリの動作を
説明するためのタイミングチャート、第４図は従来のメ
モリの構成を示すブロック図、第５図は上記従来メモリ
の各部分を具体的に示した回路図である。 ｌＯ・・・ロウデコーダ、２０・・・メモリセルアレイ
、２１・・・セクション、２２・　メモリセル、２３・
・・ビット線負荷回路、２４・・・セクション選択回路
、２５・・・セクション選択ゲート回路、２Ｇ・・・カ
ラム選択ゲート回路、２７・・・セクション・センスア
ンプ回路、２８・・・ブロック選択回路、２９・・・ブ
ロック・センスアンプ回路、３０・・・ラッチ回路、Ｗ
ＬＩ・・・第１ワード線、ＷＬ２・・・第２ワード線、
ＢＬ、ＢＬ・・・ビット線、ＳＤＬ。 ＳＤＬ・・・セクションデータ線、ＢＤＬ、ＢＤＬ・・
・ブロックデータ線、ＭＤＬ、ＭＤＬ・・・メインデー
タ線。

Claims (4)

    【特許請求の範囲】
  1. （１）ワード線と、上記ワード線の延長方向で複数ブロ
    ックに分割され、各ブロックは複数のセクションで構成
    されかつ各セクション内には複数個のスタティック型メ
    モリセルが設けられているメモリセルアレイと、データ
    の読出し時に上記メモリセルアレイ内の任意のセクショ
    ンを選択し、この選択されたセクション内のメモリセル
    からデータの読み出し制御を行なう制御手段と、上記各
    セクション毎に設けられ、メモリセルからの読み出しデ
    ータが供給されるセクションデータ線と、上記各セクシ
    ョンデータ線に入力端子が接続され、対応するセクショ
    ンが選択されたときにのみ活性化される第１のセンスア
    ンプ回路と、同一ブロック内の各第１のセンスアンプ回
    路の出力端子が共通に接続されたブロックデータ線と、
    上記各ブロックデータ線に入力端子が接続され、そのブ
    ロックに属するセクションが選択されたときにのみ活性
    化される第２のセンスアンプ回路と、上記第２のセンス
    アンプ回路の出力端子が共通に接続されるメインデータ
    線と、上記メインデータ線のデータをラッチするラッチ
    回線とを具備したことを特徴とするスタティック型半導
    体メモリ。
  2. （２）前記メモリセルからの読み出しデータがカラム選
    択ゲート回路を介して前記セクションデータ線に供給さ
    れている特許請求の範囲第１項に記載　のスタティック
    型半導体メモリ。
  3. （３）前記ワード線は第１及び第２のワード線からなり
    、第２のワード線は前記メモリセルアレイに対して共通
    に設けられ、第１のワード線は前記各ブロック毎に分割
    され、選択されたセクションを含むブロックに属するも
    のが上記第２のワード線により選択的に駆動される特許
    請求の範囲第１項に記載のスタティック型半導体メモリ
    。
  4. （４）前記セクションデータ線、第１のセンスアンプ回
    路、ブロックデータ線、第２のセンスアンプ回路、メイ
    ンデータ線及びラッチ回路が、出力デ　ータのビット数
    に対応した数だけ設けられている特許請求の範囲第１項
    に記載のスタティック型半導体メモリ。
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