JPS588075B2 - メモリ・アレイ・カ−ド - Google Patents
メモリ・アレイ・カ−ドInfo
- Publication number
- JPS588075B2 JPS588075B2 JP52091213A JP9121377A JPS588075B2 JP S588075 B2 JPS588075 B2 JP S588075B2 JP 52091213 A JP52091213 A JP 52091213A JP 9121377 A JP9121377 A JP 9121377A JP S588075 B2 JPS588075 B2 JP S588075B2
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- request signal
- memory array
- refresh request
- cycle time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は、リフレッシュ要求信号生成手段を有するメモ
リ・アレイ・カードに関するものである。
リ・アレイ・カードに関するものである。
従来の大容量メモリ・システムにおいては、第１図に示
すように、多数のメモリ・アレイ・カード１を少数のリ
フレッシュ・タイミング・カード２によって制御してい
る。
すように、多数のメモリ・アレイ・カード１を少数のリ
フレッシュ・タイミング・カード２によって制御してい
る。
即ち、リフレッシュ・タイミング・カード２は、リフレ
ッシュを行うとき中央処理装置（図示せず）に対してリ
フレッシュ要求信号を送り、中央処理装置から応答信号
が送られて来ると、メモリ・アレイ・カード１のリフレ
ッシュを行う。
ッシュを行うとき中央処理装置（図示せず）に対してリ
フレッシュ要求信号を送り、中央処理装置から応答信号
が送られて来ると、メモリ・アレイ・カード１のリフレ
ッシュを行う。
このようなリフレッシュ方式は大容量のメモリ・システ
ムに対しては効果的であるが、小容量のメモリ・システ
ムではリフレッシュ・タイミング・カード２を用意する
ことは効率が悪く、リフレッシュ・タイミング回路はメ
モリ・アレイ・カード内に設置した方が良い。
ムに対しては効果的であるが、小容量のメモリ・システ
ムではリフレッシュ・タイミング・カード２を用意する
ことは効率が悪く、リフレッシュ・タイミング回路はメ
モリ・アレイ・カード内に設置した方が良い。
ところで、リフレッシュ動作中には、メモリとして通常
の書込み又は読出し動作を行うことが出来ない。
の書込み又は読出し動作を行うことが出来ない。
従って、リフレッシュ・タイミング回路を有するメモリ
・アレイ・カードが一枚の場合は問題にならないが、メ
モリ装置を複数枚のこの種のメモリ・アレイ・カードで
構成する場合、上記の各メモリ・アレイ・カード内で独
立にリフレッシュ動作を行っていると、中央処理装置が
メモリのリフレッシュ割込みによって待たされる時間が
最悪Ｎ倍になり、その分の処理時間が低下する。
・アレイ・カードが一枚の場合は問題にならないが、メ
モリ装置を複数枚のこの種のメモリ・アレイ・カードで
構成する場合、上記の各メモリ・アレイ・カード内で独
立にリフレッシュ動作を行っていると、中央処理装置が
メモリのリフレッシュ割込みによって待たされる時間が
最悪Ｎ倍になり、その分の処理時間が低下する。
本発明は、上記の考察にもとすくものであって、リフレ
ッシュ要求信号生成手段を有すると共に、該リフレッシ
ュ要求信号生成手段が、他のメモリ・アレイ・カードと
同期してリフレッシュ要求信号を生成できるようになっ
たメモリ・アレイ・力−ドを提供することを目的として
いる。
ッシュ要求信号生成手段を有すると共に、該リフレッシ
ュ要求信号生成手段が、他のメモリ・アレイ・カードと
同期してリフレッシュ要求信号を生成できるようになっ
たメモリ・アレイ・力−ドを提供することを目的として
いる。
そしてそのため、本発明のメモリ・アレイ・カードは、
発振器と該発振器の出力するパルス信号を計数するリフ
レッシュ・サイクル時間設定用カウンタと該リフレッシ
ュ・サイクル時間設定用カウンタが所定値を計数した時
に生成される信号を通すワイヤード・オア接続可能なゲ
ート回路とを有し上記リフレッシュ・サイクル時間設定
用カウンタが所定値を計数した時に上記ゲート回路から
リフレッシュ要求信号が出力されるようになったりフレ
ッシュ要求信号生成手段と、該リフレッシュ要求信号生
成手段の出力側を外部と接続するだめの接続手段と、リ
フレッシュ・アドレス生成手段と、リフレッシュ要求信
号からクロツク・パルスを生成して該クロック・パルス
を上記リフレッシュ・アドレス生成手段及び上記リフレ
ッシュ・サイクル時間設定用カウンタのリセット端子に
供給するクロツク・パルス生成手段とを備え、且つ上記
リフレッシュ要求信号生成手段の出力側と他のメモリ・
アレイ・カードのリフレッシュ要求信号生成手段の出力
側とを上記接続手段を介して接続したことを特徴とする
ものである。
発振器と該発振器の出力するパルス信号を計数するリフ
レッシュ・サイクル時間設定用カウンタと該リフレッシ
ュ・サイクル時間設定用カウンタが所定値を計数した時
に生成される信号を通すワイヤード・オア接続可能なゲ
ート回路とを有し上記リフレッシュ・サイクル時間設定
用カウンタが所定値を計数した時に上記ゲート回路から
リフレッシュ要求信号が出力されるようになったりフレ
ッシュ要求信号生成手段と、該リフレッシュ要求信号生
成手段の出力側を外部と接続するだめの接続手段と、リ
フレッシュ・アドレス生成手段と、リフレッシュ要求信
号からクロツク・パルスを生成して該クロック・パルス
を上記リフレッシュ・アドレス生成手段及び上記リフレ
ッシュ・サイクル時間設定用カウンタのリセット端子に
供給するクロツク・パルス生成手段とを備え、且つ上記
リフレッシュ要求信号生成手段の出力側と他のメモリ・
アレイ・カードのリフレッシュ要求信号生成手段の出力
側とを上記接続手段を介して接続したことを特徴とする
ものである。
以下、本発明を図面を参照しつつ説明する。
第２図は本発明の１実施例のブロック図、第３図は第２
図のものの各部Ａないし■の波形を示す図、第４図は本
発明のメモリ・アレイ・カードを用いたメモリ装置の概
要を示す図である。
図のものの各部Ａないし■の波形を示す図、第４図は本
発明のメモリ・アレイ・カードを用いたメモリ装置の概
要を示す図である。
第２図はメモリ・アレイ・カード１枚の本発明構成図で
あって、端子１２においてこれらが何枚も接続されてい
る。
あって、端子１２においてこれらが何枚も接続されてい
る。
第２図において、３は発振器、４はリフレッシュ・サイ
クル時間設定用カウンタ、５はワイヤード・オア（ Ｗ
ｉｒｅｄ ＯＲ ）接続可能なオーブン・コレクタＩＣ
の如きインバータ、６，７はインバータ、８はＮＡＮＤ
ゲート、９はリフレッシュアドレス発生用カウンタ、１
０はメモリ・アレイ、１１は外部接続用信号線、１２は
リフレッシュ要求信号端子をそれぞれ示している。
クル時間設定用カウンタ、５はワイヤード・オア（ Ｗ
ｉｒｅｄ ＯＲ ）接続可能なオーブン・コレクタＩＣ
の如きインバータ、６，７はインバータ、８はＮＡＮＤ
ゲート、９はリフレッシュアドレス発生用カウンタ、１
０はメモリ・アレイ、１１は外部接続用信号線、１２は
リフレッシュ要求信号端子をそれぞれ示している。
上記各部品３ないし１２は、図示しないがプリント板上
に搭載されている。
に搭載されている。
なお、Ａ部の信号を信号ＡＢ部の信号を信号Ｂと称する
。
。
Ｃ部ないし■部の信号についても同様である。
第２図の動作について説明する。
先ず、信号線１１に他の信号源が接続されていない場合
について説明する。
について説明する。
発振器３のパルス信号Ａはリフレッシュ・サイクル時間
設定用カウンタで分周され、８個のパルス信号八が生成
される度に信号Ｅが生成される。
設定用カウンタで分周され、８個のパルス信号八が生成
される度に信号Ｅが生成される。
信号Ｅはインバータ５によって反転され、信号Ｆが生成
される。
される。
信号Ｆをリフレッシュ要求信号とよぶ。
インバータ６，７及びＮ４ＮＤゲート８は、クロツク・
パルス発生器を構成するものであって、信号Ｆを波形変
換してクロック信号■を生成する。
パルス発生器を構成するものであって、信号Ｆを波形変
換してクロック信号■を生成する。
クロツク信号■は、リフレッシュ・アドレス発生用カウ
ンタ９を＋１してリフレッシュ・アドレスを変更すると
共に、リフレッシュ・サイクル時間設定用カウンタ４の
リセット端子４ａに供給され、該リフレッシュ・サイク
ル時間設定用カウンタ４をリセットする。
ンタ９を＋１してリフレッシュ・アドレスを変更すると
共に、リフレッシュ・サイクル時間設定用カウンタ４の
リセット端子４ａに供給され、該リフレッシュ・サイク
ル時間設定用カウンタ４をリセットする。
リフレッシュ要求信号は中央処理装置（図示せず）に送
られる。
られる。
中央処理装置は、リフレッシュ要求信号を受取ると、メ
モリ・アレイ・カードに対してリフレッシュ要求信号を
受取ったことを示す応答信号を返す。
モリ・アレイ・カードに対してリフレッシュ要求信号を
受取ったことを示す応答信号を返す。
この応答信号が送られて来ると、メモリ・アレイ・カー
ドのメモリ・アレイ１０は更新されたリフレッシュ・ア
ドレスニ基ツイてリフレッシュされる。
ドのメモリ・アレイ１０は更新されたリフレッシュ・ア
ドレスニ基ツイてリフレッシュされる。
次に、複数のメモリ・アレイ・カードを用いてメモリ装
置を構成する場合について説明する。
置を構成する場合について説明する。
第４図において、１１−１ないし１１−ｎは、第２図の
如き回路構成を有するメモリ・アレイ・カードを示して
いる。
如き回路構成を有するメモリ・アレイ・カードを示して
いる。
この場合、各メモリ・アレイ・カード１１−１ないし１
１−ｎのリフレッシュ要求信号端子１２は接続線で互に
接続される。
１−ｎのリフレッシュ要求信号端子１２は接続線で互に
接続される。
即ち、各メモリ・アレイ・カード１１−１ないし１１−
ｎのインバータ５はワイヤード・オア接続される。
ｎのインバータ５はワイヤード・オア接続される。
Ｎ枚のメモリ・アレイ・カードの内の一枚がリフレッシ
ュ要求信号を生成すると、このリフレッシュ要求信号は
他のメモリ・アレイ・カードに送られ、全てのメモリ・
アレイ・カードにおいて、同時にリフレッシュ・アドレ
スの更新が行われると共ニ、リフレッシュ・サイクル時
間設定用カウンタ４のリセットが行われる。
ュ要求信号を生成すると、このリフレッシュ要求信号は
他のメモリ・アレイ・カードに送られ、全てのメモリ・
アレイ・カードにおいて、同時にリフレッシュ・アドレ
スの更新が行われると共ニ、リフレッシュ・サイクル時
間設定用カウンタ４のリセットが行われる。
これにより、全てのリフレッシュ・サイクル時間設定用
カウンタ４の同期が取られる。
カウンタ４の同期が取られる。
先に述べたように、リフレッシュ要求信号は中央処理装
置にも送られる。
置にも送られる。
中央処理装置は、リフレッシュ要求信号を受取ると、メ
モリ・アレイ・カード１１−１ないし１１−ｎのそれぞ
れに対してリフレッシュ許可を示す応答信号を送出する
。
モリ・アレイ・カード１１−１ないし１１−ｎのそれぞ
れに対してリフレッシュ許可を示す応答信号を送出する
。
各メモリ・アレイ・カード１１−１、・・・・・・１１
−ｎは、この信号を受取ると、リフレッシュ・アドレス
で指定された記憶領域のリフレッシュを行う。
−ｎは、この信号を受取ると、リフレッシュ・アドレス
で指定された記憶領域のリフレッシュを行う。
以上の説明から明らかなように、本発明のメモリ・アレ
イ・カードは、メモリ装置を構成する際，リフレッシュ
・タイミング・カードを必要としないこと、各メモリ・
アレイ・カードのリフレッシュ要求信号の同期が簡単に
取れること、メモリ・アレイ・カードの種類を１種類と
出来ること及びメモリ装置の容量の拡張が簡単であるこ
と等の効果を有している。
イ・カードは、メモリ装置を構成する際，リフレッシュ
・タイミング・カードを必要としないこと、各メモリ・
アレイ・カードのリフレッシュ要求信号の同期が簡単に
取れること、メモリ・アレイ・カードの種類を１種類と
出来ること及びメモリ装置の容量の拡張が簡単であるこ
と等の効果を有している。
第１図は従来のメモリ装置の概要を示す図、第２図は本
発明の１実施例のブロック図、第３図は第２図のものの
各部の波形を示す図、第４図は本発明のメモリ・アレイ
・カードを用いたメモリ装置の概要を示す図である。 ３……発振器、４……リフレッシュ・サイクル時間設定
用カウンタ、５……オープン・コレクタＩＣの如きイン
バータ、６，７……インバータ、８……ＮＡＮＤゲ−ト
，９……リフレッシュ・アドレス発生用カウンタ、１０
……メモリ・アレイ、１１……外部接続用信号線、１２
……リフレッシュ要求信号端子。
発明の１実施例のブロック図、第３図は第２図のものの
各部の波形を示す図、第４図は本発明のメモリ・アレイ
・カードを用いたメモリ装置の概要を示す図である。 ３……発振器、４……リフレッシュ・サイクル時間設定
用カウンタ、５……オープン・コレクタＩＣの如きイン
バータ、６，７……インバータ、８……ＮＡＮＤゲ−ト
，９……リフレッシュ・アドレス発生用カウンタ、１０
……メモリ・アレイ、１１……外部接続用信号線、１２
……リフレッシュ要求信号端子。
Claims (1)
- 【特許請求の範囲】 １ 「発振器と該発振器の出力するパルス信号を計数す
るリフレッシュ・サイクル時間設定用カウンタと該リフ
レッシュ・サイクル時間設定用カウンタが所定値を計数
した時に生成される信号を通すワイヤード・オア接続可
能なゲート回路とを有し上記リフレッシュ・サイクル時
間設定用カウンタが所定値を計数した時に上記ゲート回
路からりフレッシュ要求信号が出力されるようになった
リフレッシュ要求信号生成手段と、該リフレッシュ要求
信号生成手段の出力側を外部と接続するだめの接続手段
と、リフレッシュ・アドレス生成手段とリフレッシュ要
求信号からクロツク・パルスを生成シて該クロツク・パ
ルスを上記リフレッシュ・アドレス生成手段及び上記リ
フレッシュ・サイクル時間設定用カウンタのリセット端
子に供給するクロツク・パルス生成手段とを備え、且つ
上記リフレッシュ要求信号生成手段の出力側と他のメモ
リ・アレイ・カードのリフレッシュ要求信号生成手段の
出力側とを上記接続手段を介して接続したことを特徴と
したメモリ・アレイ・カード。 」
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52091213A JPS588075B2 (ja) | 1977-07-29 | 1977-07-29 | メモリ・アレイ・カ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52091213A JPS588075B2 (ja) | 1977-07-29 | 1977-07-29 | メモリ・アレイ・カ−ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5442942A JPS5442942A (en) | 1979-04-05 |
| JPS588075B2 true JPS588075B2 (ja) | 1983-02-14 |
Family
ID=14020134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52091213A Expired JPS588075B2 (ja) | 1977-07-29 | 1977-07-29 | メモリ・アレイ・カ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588075B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3800295A (en) * | 1971-12-30 | 1974-03-26 | Ibm | Asynchronously operated memory system |
-
1977
- 1977-07-29 JP JP52091213A patent/JPS588075B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5442942A (en) | 1979-04-05 |
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