JPS588209U - 利得制御装置 - Google Patents

利得制御装置

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Publication number
JPS588209U
JPS588209U JP6632182U JP6632182U JPS588209U JP S588209 U JPS588209 U JP S588209U JP 6632182 U JP6632182 U JP 6632182U JP 6632182 U JP6632182 U JP 6632182U JP S588209 U JPS588209 U JP S588209U
Authority
JP
Japan
Prior art keywords
gain control
transistor
transistors
control device
pair
Prior art date
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Pending
Application number
JP6632182U
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English (en)
Inventor
磯辺　三男
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP6632182U priority Critical patent/JPS588209U/ja
Publication of JPS588209U publication Critical patent/JPS588209U/ja
Pending legal-status Critical Current

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  • Control Of Amplification And Gain Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来の利得制御装置の回路図、第２図。 第３図はそれぞれ本考案の一実施例における利得制御装
置の回路図、第４図は第３図に示した利得制御装置の要
部の集積回路の構造を示す図である。 Ｑ、、　Ｑ５・・・第１の差動増幅段を構成する第１゜
第２のトランジスタ、Ｑ６．　Ｑ７・・・第２の差動増
幅段を構成する第３、第４のトランジスタ、Ｒ５゜Ｒ６
・・・抵抗、Ｄ３．　Ｄ、・・・ダイオード、Ｉ。・・
・定電流回路。 第３図 第４図

Claims (2)

    【実用新案登録請求の範囲】
  1. （１）　　第１、第２のトランジスタで構成される第１
    の差動増幅段と、利得制御信号を入力とし第３、第４の
    トランジスタで構成される第２の差動増−幅段とを有し
    、前記第１、第２のトランジスタのそれぞれのエミッタ
    を少なくとも一対の抵抗を介して前記第３のトランジス
    タのコレクタに接続するとともに、一対の順方向にした
    ＰＮ接合素子を介して前記第４のトランジスタのコレク
    タに接続し、前記第２の差動増幅段をなすトランジスタ
    対の共通エミッタ回路には等測定電流回路を設け、前記
    第３および第４のトランジスタの出力コレクタ電流がそ
    れぞれ前記抵抗およびＰＮ接合素子に全て伝達されるよ
    うに構成した利得制御装置。
  2. （２）第１の差動増幅段および第２の差動増幅段は単一
    のモノリシックな半導体チップの中に構成されるととも
    に、抵抗およびＰＮ接合素子とがそれぞれＰ形半導体に
    よる拡散抵抗とこの抵抗拡散領域をアノードとしたダイ
    オードとで構成された実用新案登録請求の範囲第１項記
    載の利得制御装置。
JP6632182U 1982-05-06 1982-05-06 利得制御装置 Pending JPS588209U (ja)

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JP6632182U JPS588209U (ja) 1982-05-06 1982-05-06 利得制御装置

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JP6632182U JPS588209U (ja) 1982-05-06 1982-05-06 利得制御装置

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JPS588209U true JPS588209U (ja) 1983-01-19

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