JPS5883377A - バツフアメモリ制御方式 - Google Patents
バツフアメモリ制御方式Info
- Publication number
- JPS5883377A JPS5883377A JP56179373A JP17937381A JPS5883377A JP S5883377 A JPS5883377 A JP S5883377A JP 56179373 A JP56179373 A JP 56179373A JP 17937381 A JP17937381 A JP 17937381A JP S5883377 A JPS5883377 A JP S5883377A
- Authority
- JP
- Japan
- Prior art keywords
- segment
- storage area
- buffer memory
- segments
- main storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、記憶領域を複数のセグメントに分割するこ
とによルヒット率の向上を図ったバッファメモリ制御方
式に関する。
とによルヒット率の向上を図ったバッファメモリ制御方
式に関する。
計算機の処理速度の向上を′図る対策の一つとして、中
央処理装置の演算制御部と主記憶装置の中間に高速のバ
ッファメモリを設置する方式が慣用され元いる。演算装
置から参照されたデータが主記憶上のメモリに存在する
とき、該メモリを含んでいる主記憶装置上の所定サイズ
の記憶領域（ブロックへページ等）の内容がバッファメ
モリに転送、格納され、以後この内容がパシファメモリ
内に存在する限夛、高速のバッファメモリからデータの
参照が行なわれ、バッファメモリ上に空き領域がなくな
ると、主記憶装置からブロック等の入替えが行われる。
央処理装置の演算制御部と主記憶装置の中間に高速のバ
ッファメモリを設置する方式が慣用され元いる。演算装
置から参照されたデータが主記憶上のメモリに存在する
とき、該メモリを含んでいる主記憶装置上の所定サイズ
の記憶領域（ブロックへページ等）の内容がバッファメ
モリに転送、格納され、以後この内容がパシファメモリ
内に存在する限夛、高速のバッファメモリからデータの
参照が行なわれ、バッファメモリ上に空き領域がなくな
ると、主記憶装置からブロック等の入替えが行われる。
このブロック入替え管理をいがに行うかくよって、参照
されたページがバッファメモリ上に存在する確率（ヒツ
ト率）が決定されるが、従来、プログラムの性質等に応
じてＬＲＵ （Ｌ＠ａｓｔ Ｒｅｃ＠ｎｔｌｙ Ｕｓｅ
ｄ ）方式やＦＩＦＯ（Ｆｉｒｓｔ ＩｎＦｉｒｓｔ
Ｏｕｔ ）方式などが用いられている。
されたページがバッファメモリ上に存在する確率（ヒツ
ト率）が決定されるが、従来、プログラムの性質等に応
じてＬＲＵ （Ｌ＠ａｓｔ Ｒｅｃ＠ｎｔｌｙ Ｕｓｅ
ｄ ）方式やＦＩＦＯ（Ｆｉｒｓｔ ＩｎＦｉｒｓｔ
Ｏｕｔ ）方式などが用いられている。
バッフアメそり方式状、実行しようとするプログラムが
使用（参照）する主記憶上の領域に局所性があ）、プロ
グラム上のある区間を実行する際には離散した多数Ｏ領
域をそれほど使用（参照）しないという前提に立ってい
る。しかしながら、ある種のプログラム例えば計算機制
御システムに組込まれるプログラム等については、次の
ような理由からこの局所性が保証されずヒツト率が低下
する。まず第１に、リアルタイム機能を実現するうえで
、実行しようとするプログラムから離れた領域に、置か
れている制御プログラムのサービスルーチンを呼出す頻
度が高いこと。第２に：、高い応答性を実現する上で、
プロセス入出力やマンマシン・インタフェースの基本処
理を行なうサブルーチン群の多くは、実行しているプロ
グラムから離れた領域に置かれる主記憶常駐ルーチンと
なってシシ、これらは高頻度で呼出されること。第３に
応答性を維持するために、データファイルの一部が主記
憶上に常駐しているが、このデータファイルはプログラ
ムから離れた領域に存在するだけでなく、一般には、一
つのプログラムから複数のデータファイルがランダムに
参照゛されることＫある。
使用（参照）する主記憶上の領域に局所性があ）、プロ
グラム上のある区間を実行する際には離散した多数Ｏ領
域をそれほど使用（参照）しないという前提に立ってい
る。しかしながら、ある種のプログラム例えば計算機制
御システムに組込まれるプログラム等については、次の
ような理由からこの局所性が保証されずヒツト率が低下
する。まず第１に、リアルタイム機能を実現するうえで
、実行しようとするプログラムから離れた領域に、置か
れている制御プログラムのサービスルーチンを呼出す頻
度が高いこと。第２に：、高い応答性を実現する上で、
プロセス入出力やマンマシン・インタフェースの基本処
理を行なうサブルーチン群の多くは、実行しているプロ
グラムから離れた領域に置かれる主記憶常駐ルーチンと
なってシシ、これらは高頻度で呼出されること。第３に
応答性を維持するために、データファイルの一部が主記
憶上に常駐しているが、このデータファイルはプログラ
ムから離れた領域に存在するだけでなく、一般には、一
つのプログラムから複数のデータファイルがランダムに
参照゛されることＫある。
このように局所性がそれほど保証されていない計算機制
御システムのプログラム等については、従来のパツ、フ
ァメモリ制御システムによるヒツト率の向上がそれほど
期待できない。
御システムのプログラム等については、従来のパツ、フ
ァメモリ制御システムによるヒツト率の向上がそれほど
期待できない。
本発明は上述した従来の問題点Ｋｌｌみてなされ九もの
であ夛、その目的祉局所性がそれほど保証されていない
プログラムについてもヒツト率を向上させることができ
るバッフアメそり制御方式を提供することにある。
であ夛、その目的祉局所性がそれほど保証されていない
プログラムについてもヒツト率を向上させることができ
るバッフアメそり制御方式を提供することにある。
上述した本発明の目的社、バッファメモリ上の記憶領域
を複数のセグメントに分割し、該セグメント対応に主記
憶装置上の記憶領域を割当て、該セグメント対応に参照
頻度又状ヒツト率を計測し、跋計測結果もしくはプログ
ラムの種類又はこれらＯ双方に応じて前記令セグメント
に対する主記憶上Ｏ記憶領域の割当てを動的に変更する
本発明の制御方式によって実現される。
を複数のセグメントに分割し、該セグメント対応に主記
憶装置上の記憶領域を割当て、該セグメント対応に参照
頻度又状ヒツト率を計測し、跋計測結果もしくはプログ
ラムの種類又はこれらＯ双方に応じて前記令セグメント
に対する主記憶上Ｏ記憶領域の割当てを動的に変更する
本発明の制御方式によって実現される。
以下本発明の詳細を実施例によって説明する。
本発明の一実施例を適用するバッファメモリシステム、
の構成の一例を第１ＷＡＫ示す。同図の構成は、主記憶
装置とバッファメモリのマツピング方式としてセットア
ソシアティブ方式を採用する場合を例示している。１は
中央処理装置の演算制御ＷＡＫよって参照された主記憶
アドレスを保持するアドレスレジスタ、露はセグメント
番号変換部、３は比較器、４はバッファメモリ・インデ
ックスアレイ、５はカウンタ、６はバッファメモリ、７
は主記憶装置である。バッフアメモリ６辻等サイズの４
個のセグメント６−１〜６−４に分割されておシ、これ
に対応してインデックスアレイ４とカウンタ６も対応の
４個のセグメント４−１〜４−４ 、５−１〜５−４に
分割されている。
の構成の一例を第１ＷＡＫ示す。同図の構成は、主記憶
装置とバッファメモリのマツピング方式としてセットア
ソシアティブ方式を採用する場合を例示している。１は
中央処理装置の演算制御ＷＡＫよって参照された主記憶
アドレスを保持するアドレスレジスタ、露はセグメント
番号変換部、３は比較器、４はバッファメモリ・インデ
ックスアレイ、５はカウンタ、６はバッファメモリ、７
は主記憶装置である。バッフアメモリ６辻等サイズの４
個のセグメント６−１〜６−４に分割されておシ、これ
に対応してインデックスアレイ４とカウンタ６も対応の
４個のセグメント４−１〜４−４ 、５−１〜５−４に
分割されている。
主記憶アドレス（論理アドレスでも物理アドレスでもよ
い。）を格納するアドレスレジスタ１社、例示している
セットアソシアティブ方式に対応して、参照ブロックが
バッファメモリ６上に存在するか否かを検索する大めの
キーとなるブロック番号を格納するブロック番号指定部
１１、セット番号を格納するセット番号指定部ν及びブ
ロック内相対アドレスを格納するブロック内相対アドレ
ス指定部ｎから構成されている。ブロック番号指定部１
１の先頭から数ビット杜セグメント指定レジスタを指定
するためのものであ多、その内容に応じてセグメント番
号変換部２内のセグメント指定レジスタ２１，２２．２
３・・・・・・・・・１１ｎＣ）いずれか１つが選択さ
れる。このセグメント指定レジスタ２１〜２ｎは、本発
明方式に従って分割される主記憶装置フ上の領域対応に
設けられてお夛、各レジスタ２１〜２ｎの内容状上記分
割領域に＠当てられるバッファメモリ６、従２てそのイ
ンデックスアレイ４Ｃ）４個のセグメント番号のｉｌｌ
格納されている。各レジスタ２１〜！鳳Ｏ内容は、矢印
茨で示すように、プログラムによって読み書き可能とな
っている。アドレスレジスタ１内のブロック番号指定部
Ｕの先頭におかれたレジスタ指定ビットによってセグメ
ント指定レジスタ２１〜！ｎのうちいずれか１つが指定
されると、そのレジスタ内に格納されているセグメント
番号を有するインデックスアレイ４のセグメントの１つ
が指定される。このよ５Ｋして指定されたセグメントは
、同時にアドレスレジスタｌ内のセット番号指定ＴＥＡ
Ｋよって指定されたセット（列）内にブロックグループ
（行）の数だけ存在するブロック番号格納部４１のそれ
ぞれから、これら格納部対応に設けられている比較器３
にグセ４ツク番号を転送する。
い。）を格納するアドレスレジスタ１社、例示している
セットアソシアティブ方式に対応して、参照ブロックが
バッファメモリ６上に存在するか否かを検索する大めの
キーとなるブロック番号を格納するブロック番号指定部
１１、セット番号を格納するセット番号指定部ν及びブ
ロック内相対アドレスを格納するブロック内相対アドレ
ス指定部ｎから構成されている。ブロック番号指定部１
１の先頭から数ビット杜セグメント指定レジスタを指定
するためのものであ多、その内容に応じてセグメント番
号変換部２内のセグメント指定レジスタ２１，２２．２
３・・・・・・・・・１１ｎＣ）いずれか１つが選択さ
れる。このセグメント指定レジスタ２１〜２ｎは、本発
明方式に従って分割される主記憶装置フ上の領域対応に
設けられてお夛、各レジスタ２１〜２ｎの内容状上記分
割領域に＠当てられるバッファメモリ６、従２てそのイ
ンデックスアレイ４Ｃ）４個のセグメント番号のｉｌｌ
格納されている。各レジスタ２１〜！鳳Ｏ内容は、矢印
茨で示すように、プログラムによって読み書き可能とな
っている。アドレスレジスタ１内のブロック番号指定部
Ｕの先頭におかれたレジスタ指定ビットによってセグメ
ント指定レジスタ２１〜！ｎのうちいずれか１つが指定
されると、そのレジスタ内に格納されているセグメント
番号を有するインデックスアレイ４のセグメントの１つ
が指定される。このよ５Ｋして指定されたセグメントは
、同時にアドレスレジスタｌ内のセット番号指定ＴＥＡ
Ｋよって指定されたセット（列）内にブロックグループ
（行）の数だけ存在するブロック番号格納部４１のそれ
ぞれから、これら格納部対応に設けられている比較器３
にグセ４ツク番号を転送する。
良だし第１図では図示の筒路上、ｉｌｌの比較器３だけ
を例示している。一方プロックグループ対応に設けられ
ている比較器３に唸、アドレスレジス月内のブロック番
号指定暑殊ら主記憶アドレス（のブロック番号が並列に
供給され、上記インデックスアレイ４の内容と比較され
、中央処理装置の演算制御部で参照されている主記憶ア
ドレスの内容がバッファメモリ６上に存在するか否かが
調べられる。
を例示している。一方プロックグループ対応に設けられ
ている比較器３に唸、アドレスレジス月内のブロック番
号指定暑殊ら主記憶アドレス（のブロック番号が並列に
供給され、上記インデックスアレイ４の内容と比較され
、中央処理装置の演算制御部で参照されている主記憶ア
ドレスの内容がバッファメモリ６上に存在するか否かが
調べられる。
この結果一致するブロック番号格納部４１の存在なって
おシ、８かつ各セグメント内の配列も同一となっている
丸め、インデックスアレイ４内のブロック番号格納部４
１ Ｋ対応するバッファメモリ６内の参照ブロック６１
の位置が一義的に決定され、さらにアドレスレジスタ１
内のブロック内相対アドレス指定１ｆＩＳ１３の内容に
基づいて参照メモリ領域成に対するアクセスが可能とな
る。この場合、バッファメモリ６の各セグメント対応に
設けられているカウンタ５内のアクセス回数カウンタ脇
とヒララント加算される。
おシ、８かつ各セグメント内の配列も同一となっている
丸め、インデックスアレイ４内のブロック番号格納部４
１ Ｋ対応するバッファメモリ６内の参照ブロック６１
の位置が一義的に決定され、さらにアドレスレジスタ１
内のブロック内相対アドレス指定１ｆＩＳ１３の内容に
基づいて参照メモリ領域成に対するアクセスが可能とな
る。この場合、バッファメモリ６の各セグメント対応に
設けられているカウンタ５内のアクセス回数カウンタ脇
とヒララント加算される。
比較器３による比較一致が存在しなければ、参照された
主記憶アドレスの内容がバッファメモリ６上に存在しな
いことが判明する。この場合、前述したＬＲＵ方式やＦ
ＩＦＯ方式その他の適宜なブロック入替管理方式に従っ
て、バッファメモリ６上の同一セグメント、同一セット
のブロック・グループ中から入替えるべきブリックを決
定し、主記憶装置Ｔ中の参照されているブロック、例え
ばブロックｎがバッファメモリ６に転送され、その主記
憶アドレスのブリック番号がインデックスアレイ４内に
書込まれる。これと相前後してこのセグメントに対応す
るカウンタ５のアクセス回数カウンタ＆Ｏカウ＞’）値
が１カウント加算されるが、ヒツト回数カウンタ郭Ｏカ
ウント値は現状の値にとどまるのでにツＦ率の低下が記
録される。カウンタ５内付された矢印５１は、このカウ
ンタの内容がプログ２ムによ）読み書きできることを示
している。
主記憶アドレスの内容がバッファメモリ６上に存在しな
いことが判明する。この場合、前述したＬＲＵ方式やＦ
ＩＦＯ方式その他の適宜なブロック入替管理方式に従っ
て、バッファメモリ６上の同一セグメント、同一セット
のブロック・グループ中から入替えるべきブリックを決
定し、主記憶装置Ｔ中の参照されているブロック、例え
ばブロックｎがバッファメモリ６に転送され、その主記
憶アドレスのブリック番号がインデックスアレイ４内に
書込まれる。これと相前後してこのセグメントに対応す
るカウンタ５のアクセス回数カウンタ＆Ｏカウ＞’）値
が１カウント加算されるが、ヒツト回数カウンタ郭Ｏカ
ウント値は現状の値にとどまるのでにツＦ率の低下が記
録される。カウンタ５内付された矢印５１は、このカウ
ンタの内容がプログ２ムによ）読み書きできることを示
している。
第２図は第１図示のセグメント番号変換部２内のセグメ
ント指定レジスタ２１ 、２２ 、２３・・・・・・２
ｎの内容とインデックスアレイ４の４個のセグメント４
−１゜４−２ 、４−３及び４−４との対応関係を図示
したものである。実線の矢印は、セグメント指定レジス
タ２１ 、２２及びｎ中にはセグメント４−１の番号が
書込まれており、またセグメント指定レジスタス中には
セグメント４−２の番号が書込まれてお夕、以下同様に
して各セグメント指定レジスタ中にはセグメント４−１
〜４−４のいずれか１つの番号が書込まれていることを
例示している。前述したように、セグメント指定レジス
タ２１〜２ｎはそれぞれ主記憶上の分割され九メモリ領
域に対応して設けられている。第１図において、図示を
省略した中央処理装置はセグメント対応に設けられてい
るアクセス回数カウンタ５２及びヒツト回数カウンタ郭
のカウント値をプログラムにより読取ってセグメントご
とのヒツト率を算出する。仮にセグメント４−１のヒツ
ト率がセグメント４−２のヒツト率よ〕屯相轟程度低゛
い値となっていると１は、矢印２０によって例えばセグ
メント指定レジスタｎの内容を書替え、図中の矢印で例
示するようにこのレジスタに対応する主記憶上の分割領
域をバッファメモリ６、従ってそＯインデックスアレイ
４のセグメント４−１からセグメント４−１！に％収容
替えを行う。このような収容替えを、アクセス回数カウ
ンタ５２の内容に応じて行うこともできる。アプリケー
ションシステムの設計時には、主記憶のレイアウトとプ
ログラムの動きから主を憶上の分割領域を適宜なバッフ
ァメモリのセグメントに割当てかつその変更を行うこと
ができる。
ント指定レジスタ２１ 、２２ 、２３・・・・・・２
ｎの内容とインデックスアレイ４の４個のセグメント４
−１゜４−２ 、４−３及び４−４との対応関係を図示
したものである。実線の矢印は、セグメント指定レジス
タ２１ 、２２及びｎ中にはセグメント４−１の番号が
書込まれており、またセグメント指定レジスタス中には
セグメント４−２の番号が書込まれてお夕、以下同様に
して各セグメント指定レジスタ中にはセグメント４−１
〜４−４のいずれか１つの番号が書込まれていることを
例示している。前述したように、セグメント指定レジス
タ２１〜２ｎはそれぞれ主記憶上の分割され九メモリ領
域に対応して設けられている。第１図において、図示を
省略した中央処理装置はセグメント対応に設けられてい
るアクセス回数カウンタ５２及びヒツト回数カウンタ郭
のカウント値をプログラムにより読取ってセグメントご
とのヒツト率を算出する。仮にセグメント４−１のヒツ
ト率がセグメント４−２のヒツト率よ〕屯相轟程度低゛
い値となっていると１は、矢印２０によって例えばセグ
メント指定レジスタｎの内容を書替え、図中の矢印で例
示するようにこのレジスタに対応する主記憶上の分割領
域をバッファメモリ６、従ってそＯインデックスアレイ
４のセグメント４−１からセグメント４−１！に％収容
替えを行う。このような収容替えを、アクセス回数カウ
ンタ５２の内容に応じて行うこともできる。アプリケー
ションシステムの設計時には、主記憶のレイアウトとプ
ログラムの動きから主を憶上の分割領域を適宜なバッフ
ァメモリのセグメントに割当てかつその変更を行うこと
ができる。
以上マツピング方式としてセットアツシアテイプ方弐′
を採用する場合にりいて本発明の詳細な説明したが、本
発明はこれに限定されるものではなく、七〇他の適宜な
マツピング方式を採用することができる。ｔたセグメン
トが４１！Ｉの場合を例示したがこれを２以上の適宜な
数とすることができる。宴らにセグメνＦのサイズがす
べて同一である場合を例示したが、本発明はこれに限定
されるもＯではなく、一般に異るサイズのセグメント
□を用いることもできる。またセグメントの割当て及び
その変換を中央処理装置で行う場合を例示したが、これ
【バッファメモリ管理装置で行う方式％式％ 以上詳細に説明したようくい本発明の方式はバッファメ
モリ上の記憶領域を複数のセグメントに分割し、このセ
グメント対応に主記憶装置上の記憶領域を割当てる構成
であるから、従来方式におけるヒツト率の経時変動を平
滑化しつつその時間平均値の向上を図ることができる。
を採用する場合にりいて本発明の詳細な説明したが、本
発明はこれに限定されるものではなく、七〇他の適宜な
マツピング方式を採用することができる。ｔたセグメン
トが４１！Ｉの場合を例示したがこれを２以上の適宜な
数とすることができる。宴らにセグメνＦのサイズがす
べて同一である場合を例示したが、本発明はこれに限定
されるもＯではなく、一般に異るサイズのセグメント
□を用いることもできる。またセグメントの割当て及び
その変換を中央処理装置で行う場合を例示したが、これ
【バッファメモリ管理装置で行う方式％式％ 以上詳細に説明したようくい本発明の方式はバッファメ
モリ上の記憶領域を複数のセグメントに分割し、このセ
グメント対応に主記憶装置上の記憶領域を割当てる構成
であるから、従来方式におけるヒツト率の経時変動を平
滑化しつつその時間平均値の向上を図ることができる。
すなわちセグメン）Ｋ分割・しない従来方式においては
、プログラムのある区間の実行が開始されると相応の局
所性のため対応の主記憶領域近傍のブロックがバッファ
メモリ内に多数入替えられヒツト率が漸次増大する。こ
の様な状態におい°てプログラムの実行が離れた。Ｊ＋
の区間に移ると、その区間対応の主記憶領域近傍のブロ
ックがバッファメモリ内に入替えられるまでの間ヒツト
率が大幅に減少する。
、プログラムのある区間の実行が開始されると相応の局
所性のため対応の主記憶領域近傍のブロックがバッファ
メモリ内に多数入替えられヒツト率が漸次増大する。こ
の様な状態におい°てプログラムの実行が離れた。Ｊ＋
の区間に移ると、その区間対応の主記憶領域近傍のブロ
ックがバッファメモリ内に入替えられるまでの間ヒツト
率が大幅に減少する。
このように従来方式では、プログラム上の区間が変更さ
れるたびにヒツト率が大幅に増減し、と（Ｋ区間の変更
が頻繁であれば区部変更後のヒツト率の向上をみないう
ちに新たな区間変更に伴って再び低いヒツト率に落込ん
でしまう。
れるたびにヒツト率が大幅に増減し、と（Ｋ区間の変更
が頻繁であれば区部変更後のヒツト率の向上をみないう
ちに新たな区間変更に伴って再び低いヒツト率に落込ん
でしまう。
これに対して上述した本発明の構成によれば、各区間に
＠轟てられているバッファメモリの容量が実質上減少す
るため各区間内でのヒツト率の向上こそある程度制限さ
れるが、ある区間が実行されている間に４常時他の区間
対応の主記憶領域がバッファメモリ内に保持されている
ので、従来例Ｏように区間変更直後にヒツト率が大幅に
落込むことがない、この改善効果は区間変更が頻繁にな
るほど顕著になる。要するに本発明によれば上述のよう
に従来例Ｋ＞けるヒツト率の経時変動を平滑化しつりそ
の時間平均値の向上を図ることができる。
＠轟てられているバッファメモリの容量が実質上減少す
るため各区間内でのヒツト率の向上こそある程度制限さ
れるが、ある区間が実行されている間に４常時他の区間
対応の主記憶領域がバッファメモリ内に保持されている
ので、従来例Ｏように区間変更直後にヒツト率が大幅に
落込むことがない、この改善効果は区間変更が頻繁にな
るほど顕著になる。要するに本発明によれば上述のよう
に従来例Ｋ＞けるヒツト率の経時変動を平滑化しつりそ
の時間平均値の向上を図ることができる。
ま九上述した本発明の構成によれば分割したセグメント
対応に、すなわち分割した主記憶上の領域対応に必要に
応じて異種の最適入替え管理方式（リプレースメント・
アルゴリズム）を適用できる利点もある。
対応に、すなわち分割した主記憶上の領域対応に必要に
応じて異種の最適入替え管理方式（リプレースメント・
アルゴリズム）を適用できる利点もある。
ま九本発明方式はセグメントごとく使用頻度やヒツト率
を実測し、この実測結果もしくはプログラムの種類又は
これらの双方に応じて各セグメントに対する主記憶領域
の割当てを柔軟に変更する構成であるから、ヒツト率の
向上を目的とする主記憶領域割当ての最適化を動的に行
うことができるという利点がある。
を実測し、この実測結果もしくはプログラムの種類又は
これらの双方に応じて各セグメントに対する主記憶領域
の割当てを柔軟に変更する構成であるから、ヒツト率の
向上を目的とする主記憶領域割当ての最適化を動的に行
うことができるという利点がある。
第１図は本発明の方式が適用されるシステムの構成の一
例を示すブロック図、第２図はセグメント対応の主記憶
領域の割当て及ｑその変更動作を説明するためのブロッ
ク図である。 １・・・主記憶アドレスを格納するアドレスレジスタ、
２・・・セグメント番号変換部、３・・・比較器、４・
・・バッファメモリ・インデックスアレイ、５・・・カ
ウンタ、６・・・バッファメモリ、７・・・主記憶装置
。 特許出願人 富士電機製造株式会社 （外１名）代理人
弁理士 玉 蟲 久 五 部（外３名）第１図
例を示すブロック図、第２図はセグメント対応の主記憶
領域の割当て及ｑその変更動作を説明するためのブロッ
ク図である。 １・・・主記憶アドレスを格納するアドレスレジスタ、
２・・・セグメント番号変換部、３・・・比較器、４・
・・バッファメモリ・インデックスアレイ、５・・・カ
ウンタ、６・・・バッファメモリ、７・・・主記憶装置
。 特許出願人 富士電機製造株式会社 （外１名）代理人
弁理士 玉 蟲 久 五 部（外３名）第１図
Claims (1)
- バッファメモリ上の記憶領域を複数のセグメントに分割
し、該セグメント対応に主記憶装置上の記憶領域を割当
て、該セグメント対応に参照頻度又はヒツト率を計測し
、該計測結果もしくはプログラムの種類又はこれらの双
方に応じて前記各セグメントに対する主記憶装置上の記
憶領域の割当てを変更することを特徴と′するバッファ
メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179373A JPS5883377A (ja) | 1981-11-09 | 1981-11-09 | バツフアメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179373A JPS5883377A (ja) | 1981-11-09 | 1981-11-09 | バツフアメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5883377A true JPS5883377A (ja) | 1983-05-19 |
Family
ID=16064714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56179373A Pending JPS5883377A (ja) | 1981-11-09 | 1981-11-09 | バツフアメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5883377A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014360A (ja) * | 1983-07-04 | 1985-01-24 | Fujitsu Ltd | デイスク・キヤツシユ制御装置 |
| JPH01290051A (ja) * | 1988-05-18 | 1989-11-21 | Nec Corp | キヤツシユメモリ付きデータ処理装置 |
| WO1995009393A1 (en) * | 1993-09-27 | 1995-04-06 | Apple Computer, Inc. | Apparatus and method for emulation routine instruction issue |
| US5574887A (en) * | 1993-09-20 | 1996-11-12 | Apple Computer, Inc. | Apparatus and method for emulation routine pointer prefetch |
| US5668969A (en) * | 1993-09-20 | 1997-09-16 | Apple Computer, Inc. | Address selective emulation routine pointer address mapping system |
-
1981
- 1981-11-09 JP JP56179373A patent/JPS5883377A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014360A (ja) * | 1983-07-04 | 1985-01-24 | Fujitsu Ltd | デイスク・キヤツシユ制御装置 |
| JPH01290051A (ja) * | 1988-05-18 | 1989-11-21 | Nec Corp | キヤツシユメモリ付きデータ処理装置 |
| US5574887A (en) * | 1993-09-20 | 1996-11-12 | Apple Computer, Inc. | Apparatus and method for emulation routine pointer prefetch |
| US5668969A (en) * | 1993-09-20 | 1997-09-16 | Apple Computer, Inc. | Address selective emulation routine pointer address mapping system |
| WO1995009393A1 (en) * | 1993-09-27 | 1995-04-06 | Apple Computer, Inc. | Apparatus and method for emulation routine instruction issue |
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