JPS5883393A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPS5883393A JPS5883393A JP56179913A JP17991381A JPS5883393A JP S5883393 A JPS5883393 A JP S5883393A JP 56179913 A JP56179913 A JP 56179913A JP 17991381 A JP17991381 A JP 17991381A JP S5883393 A JPS5883393 A JP S5883393A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- preset
- terminal
- terminals
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はプリセット入力端子を持つシフトレジスタに
関し、特にディジタル−アナログ変換器に用いて好適な
シフトレジスタを提供しようとするもので弗る＠ 第１図にプリセット可能な従来のシフトレジメタを示す
。シフトレジスタは例えばＤ形フリップフロップＦ１〜
１１″１の縦続Ｉ［ｌｌ１１．によ夕構成することがで
きる。翠ちｌはデータ入力端子、２紘クロック入力端子
、３はプリセット指令入力端子、Ｐ１〜Ｐ・はそれぞれ
プリセットデータ端子である。図の例で酸８段のシフト
レジスＩの場合を示すが、例ｊｉｊｌｏ００段１１ｆの
シフトレジスタを作ろうとし大場合にはプリセットデー
タ端子を１０００個引出さなくてはならず、ＩＣ化の障
書となる・この発明の第１ｏ１ｔＲ＃ｉ多段のシフトレ
ジスタであってもプリセット端子の数を少ｉ〈でき、よ
ってＩＣ化が容易、なシフトレジスタを提供するにある
。
関し、特にディジタル−アナログ変換器に用いて好適な
シフトレジスタを提供しようとするもので弗る＠ 第１図にプリセット可能な従来のシフトレジメタを示す
。シフトレジスタは例えばＤ形フリップフロップＦ１〜
１１″１の縦続Ｉ［ｌｌ１１．によ夕構成することがで
きる。翠ちｌはデータ入力端子、２紘クロック入力端子
、３はプリセット指令入力端子、Ｐ１〜Ｐ・はそれぞれ
プリセットデータ端子である。図の例で酸８段のシフト
レジスＩの場合を示すが、例ｊｉｊｌｏ００段１１ｆの
シフトレジスタを作ろうとし大場合にはプリセットデー
タ端子を１０００個引出さなくてはならず、ＩＣ化の障
書となる・この発明の第１ｏ１ｔＲ＃ｉ多段のシフトレ
ジスタであってもプリセット端子の数を少ｉ〈でき、よ
ってＩＣ化が容易、なシフトレジスタを提供するにある
。
この発明の第２の目的蝶この発明で得られたシフトレジ
スタを用ｖｈることにより簡単な構成のＤＡ変換器を提
供するにある。
スタを用ｖｈることにより簡単な構成のＤＡ変換器を提
供するにある。
この発明てはディジタル符号の重みに応じて。
その重み付けされ丸数に対応した数の段数分だけ各シフ
ト段のプリセット端子を共通接続するように構成し友も
のである。
ト段のプリセット端子を共通接続するように構成し友も
のである。
ｌｌ１１１にこの発明の一実總例を示す。こ６例でａｌ
ＢｌｌのＤ形フリップ７０ツブＦ１〜Ｆ１■を縦続接続
し大場合を示す。図中１はデータ入力端子、２はクロッ
ク入力端子％３はプリセット指令入力端子、４は出力端
子、Ｐ１〜Ｐ□、は令り形フリップフロップｒ、−Ｆ、
、ｏプリセット端子、５はシフトレジスタ全体を示す。
ＢｌｌのＤ形フリップ７０ツブＦ１〜Ｆ１■を縦続接続
し大場合を示す。図中１はデータ入力端子、２はクロッ
ク入力端子％３はプリセット指令入力端子、４は出力端
子、Ｐ１〜Ｐ□、は令り形フリップフロップｒ、−Ｆ、
、ｏプリセット端子、５はシフトレジスタ全体を示す。
この発明ではこれら複数のフリップフロップのプリセッ
トデータ端子Ｐ１〜Ｐ□を重み付けに応じ走数だけ共通
ＩｊＩ続するものである。っまり仁の例では４ピッｔｃ
０２ｍ化１０道符号をシフトレジスタにプリセットする
場合を示す。ｐ、 、 Ｐｂ、 ｐｃ。
トデータ端子Ｐ１〜Ｐ□を重み付けに応じ走数だけ共通
ＩｊＩ続するものである。っまり仁の例では４ピッｔｃ
０２ｍ化１０道符号をシフトレジスタにプリセットする
場合を示す。ｐ、 、 Ｐｂ、 ｐｃ。
Ｐｄは１，２，４．８の重み付けされたディジタル信号
が供給されるディジタルデータ入力端子を示す。入力端
子Ｐ８には重みｌのディジタル信号が供給される。従っ
てこの例ではこの人力端子Ｐ、を１個のＤ形フリップフ
ロップＦ、のプリセット端子Ｐ。
が供給されるディジタルデータ入力端子を示す。入力端
子Ｐ８には重みｌのディジタル信号が供給される。従っ
てこの例ではこの人力端子Ｐ、を１個のＤ形フリップフ
ロップＦ、のプリセット端子Ｐ。
に接続する。筐九入力端子Ｐｂは重み２のディジタル信
号が供給される。従ってこの久方端子Ｐｂｕ２備のフリ
ップフロップＦ４と）１１ｍのプリセット端子Ｐ４とｐ
Ｈθ１する。入力端子ＰＣは重み４のディジタル信号が
供給される。従ってこの人力端子ＰＣ＃２４１１１のフ
リップフロップに； ＊ １１”ｇ ｅ Ｆｌｌｌ ＠
’１４のプリセット端子Ｐｆｆｉ ｌ Ｐｌ Ｉ Ｐ
ｌ。、Ｐ□４に接続する。入力端子Ｐｄは重み８のディ
ジタル信号が供給される。従ってこの入力端子Ｐｄは８
債のフリップフロップＦ□＊ １１”、 ＠ ”ｌ ｅ
ＦＹ ＊ ”＊ ＠ Ｆｌｌ １ Ｆｌｌ ｅＦｘａ
（）’９４Ｆ）１１１子Ｐ１ ＊ Ｐｌ ｅ Ｐａ ＠
ＰＹ ＊ Ｐｌ ＊’ｉ１＊ Ｐｌｓ ｅ Ｐｓｉ
Ｋｌｌ続する。これう各３１１子ＰＲ。
号が供給される。従ってこの久方端子Ｐｂｕ２備のフリ
ップフロップＦ４と）１１ｍのプリセット端子Ｐ４とｐ
Ｈθ１する。入力端子ＰＣは重み４のディジタル信号が
供給される。従ってこの人力端子ＰＣ＃２４１１１のフ
リップフロップに； ＊ １１”ｇ ｅ Ｆｌｌｌ ＠
’１４のプリセット端子Ｐｆｆｉ ｌ Ｐｌ Ｉ Ｐ
ｌ。、Ｐ□４に接続する。入力端子Ｐｄは重み８のディ
ジタル信号が供給される。従ってこの入力端子Ｐｄは８
債のフリップフロップＦ□＊ １１”、 ＠ ”ｌ ｅ
ＦＹ ＊ ”＊ ＠ Ｆｌｌ １ Ｆｌｌ ｅＦｘａ
（）’９４Ｆ）１１１子Ｐ１ ＊ Ｐｌ ｅ Ｐａ ＠
ＰＹ ＊ Ｐｌ ＊’ｉ１＊ Ｐｌｓ ｅ Ｐｓｉ
Ｋｌｌ続する。これう各３１１子ＰＲ。
Ｐｂ、 ｐｃ、 Ｐｄの各プリセット端子Ｐ１〜ｐｔｓ
への接続は重みｌの端子ｐ、ｏ＠続点をシフトレジスタ
５の中央に選定し、その他の端子Ｐｂ〜Ｐｄ紘レジスタ
の中央の段の７リツプフ四ツブＦ＄を中心トして対称Ｋ
ｌ！続することがｉ［ましい。っまクプリセットされる
データはシフトレジスタ上に均等に配列されることがＩ
Ｉオしい。その場内は第３図に示す応用例によって明ら
かｋする。
への接続は重みｌの端子ｐ、ｏ＠続点をシフトレジスタ
５の中央に選定し、その他の端子Ｐｂ〜Ｐｄ紘レジスタ
の中央の段の７リツプフ四ツブＦ＄を中心トして対称Ｋ
ｌ！続することがｉ［ましい。っまクプリセットされる
データはシフトレジスタ上に均等に配列されることがＩ
Ｉオしい。その場内は第３図に示す応用例によって明ら
かｋする。
上述したようにこの発明によるシフトレジスタｓＦｉプ
リセット吻子Ｐ、〜ｐｄ＄これに与えられるディジタル
信号の重みに対応した数のフリップフロップのプリセッ
ト端子°に接続する鴨のである妙為らＩＣ化し良場合で
１プリセツト端子の数を大幅に少なくすることができる
。よって多数のシフトレジスタを作る場合でもプリセッ
ト端子の数を少なくできるからＩＣＣ金倉容易適するこ
とができる・ 第３図にこの発明によるシフトレジスタの応用例を示す
。ｅＱ例ではＤ ＡＩＲ％器を構成した場合を示す。つ
まクシフトレジスタ５のクロック端子２にクロック信号
源６からのクロツクパルスを４え、シフトレジスタ５を
駆動する。シフトレジスタ５はデータ入力端子１と出力
端子４を共通接続し循環レジスタを構成する。出力端子
４には平滑回路８が接続され、シフトレジスタｓｔ−＊
環する２値パルス列信号の平滑値ｔ−７ナログ出力端子
９に出力する。１０はプリセット指令信号入力端子で６
タ、こやプリセット指令信号入力端子１０に与えられ九
プリセット信号ｌ］はシフトレジスタ５のプリセット指
令信号入力端子３とゲート回路７の一方の入力端子に与
え、プリセット時にはシフトレジスタ５の駆動を一時停
止させるように構成している。
リセット吻子Ｐ、〜ｐｄ＄これに与えられるディジタル
信号の重みに対応した数のフリップフロップのプリセッ
ト端子°に接続する鴨のである妙為らＩＣ化し良場合で
１プリセツト端子の数を大幅に少なくすることができる
。よって多数のシフトレジスタを作る場合でもプリセッ
ト端子の数を少なくできるからＩＣＣ金倉容易適するこ
とができる・ 第３図にこの発明によるシフトレジスタの応用例を示す
。ｅＱ例ではＤ ＡＩＲ％器を構成した場合を示す。つ
まクシフトレジスタ５のクロック端子２にクロック信号
源６からのクロツクパルスを４え、シフトレジスタ５を
駆動する。シフトレジスタ５はデータ入力端子１と出力
端子４を共通接続し循環レジスタを構成する。出力端子
４には平滑回路８が接続され、シフトレジスタｓｔ−＊
環する２値パルス列信号の平滑値ｔ−７ナログ出力端子
９に出力する。１０はプリセット指令信号入力端子で６
タ、こやプリセット指令信号入力端子１０に与えられ九
プリセット信号ｌ］はシフトレジスタ５のプリセット指
令信号入力端子３とゲート回路７の一方の入力端子に与
え、プリセット時にはシフトレジスタ５の駆動を一時停
止させるように構成している。
このように構成することによりプリセット端子Ｐ８〜Ｐ
ｄに２進化１０道符号化されたディジタル信号を与え、
これをシフトレジスタ５にプリセットすることによシ出
力端子４にはそのディジタル信号の値に対応したデニー
ティ比を持つパルス列信号を得ることができる。つまり
例えばプリセット端子Ｐ、−′−ＰｄＫｒ１．０．０．
ＯＪのディジタル信号が与えられ、これがプリセットさ
れ九ときは８２＠で説明し友ようにシフトレジスタ５の
中央のツリツブフロップＦｓＫＨＩｉ理がプリセットさ
れるから出力端子４Ｋａ第４図Ｂに示すようにシフトレ
ジスタ６が一僧賢５゛る間ＫＴ／１５のデエーテイ比を
持つパルス信号が得られる。仁のパルス信号を平滑回路
８により平滑することによ多アナログ出力端子９には直
流化されたアナログ電圧を得ることができる。次にプリ
セット端子Ｐ３〜Ｐｄにｒｏｅｌ、０．ＯＪを与えると
第４図Ｃに示すようにシフトレジスタ６が一循する間に
２個のパルスが出力される。このパルスを平滑すること
によタアナログ出力端子９には先の２倍の電圧を持つア
ナログ電圧を得る仁とができる。プリセット端子Ｐ、〜
ＰｄＦＣｒｌ−，１，Ｏ，ＯＪを与、ｌトｆｆｌ力端子
４には第４図ＤＫ示すようにシフトレジスタ５が一循す
る間に３個のパルスが出力されるブリセット端子Ｐａ−
ｐｄにｒｏ、０，１．ＯＪｔ与えると、第４図Ｅに示す
ようにシフトレジスタ５が一循する間に４個のパルスが
出力される。この出力パルスを平滑回路８で平滑するこ
とによりアナログ出力端子９″にディジタル値に対応し
たアナログ電圧を得ることができる。
ｄに２進化１０道符号化されたディジタル信号を与え、
これをシフトレジスタ５にプリセットすることによシ出
力端子４にはそのディジタル信号の値に対応したデニー
ティ比を持つパルス列信号を得ることができる。つまり
例えばプリセット端子Ｐ、−′−ＰｄＫｒ１．０．０．
ＯＪのディジタル信号が与えられ、これがプリセットさ
れ九ときは８２＠で説明し友ようにシフトレジスタ５の
中央のツリツブフロップＦｓＫＨＩｉ理がプリセットさ
れるから出力端子４Ｋａ第４図Ｂに示すようにシフトレ
ジスタ６が一僧賢５゛る間ＫＴ／１５のデエーテイ比を
持つパルス信号が得られる。仁のパルス信号を平滑回路
８により平滑することによ多アナログ出力端子９には直
流化されたアナログ電圧を得ることができる。次にプリ
セット端子Ｐ３〜Ｐｄにｒｏｅｌ、０．ＯＪを与えると
第４図Ｃに示すようにシフトレジスタ６が一循する間に
２個のパルスが出力される。このパルスを平滑すること
によタアナログ出力端子９には先の２倍の電圧を持つア
ナログ電圧を得る仁とができる。プリセット端子Ｐ、〜
ＰｄＦＣｒｌ−，１，Ｏ，ＯＪを与、ｌトｆｆｌ力端子
４には第４図ＤＫ示すようにシフトレジスタ５が一循す
る間に３個のパルスが出力されるブリセット端子Ｐａ−
ｐｄにｒｏ、０，１．ＯＪｔ与えると、第４図Ｅに示す
ようにシフトレジスタ５が一循する間に４個のパルスが
出力される。この出力パルスを平滑回路８で平滑するこ
とによりアナログ出力端子９″にディジタル値に対応し
たアナログ電圧を得ることができる。
このように第３図に示す回路構成によればプリセット端
子Ｐ８〜Ｐｄに与えるディジタル信号の値に対応したア
ナログ電圧を出力端子９から得ることができ、ディジタ
ル値をアナログ電圧に変換することができる。然もその
アナログ亀圧鉱クロックパルスを停止させない限り半永
久的にその値を保つことができ、ドリフトの心配は全く
ない。また第２図の例で説明したようにディジタル値を
シフトレジスタ５にプリセットするとき、そのプリセッ
トデータをシフトレジメ声５上に均等に配置するように
プリセット端子Ｐａ−Ｐｄをプリセット端子Ｐ０〜Ｆ、
、に対して＃Ｃ続し九から、出力端子４に出力されるパ
ルスがシフトレジスタが一循する鳩期同において均等に
配置される。よって平１１ｇさくすることができる。ま
た平滑（ロ）路８の時定数も比較的小さくでき、よって
ディジタル信号の変化に対して速やかに応答するアナロ
グ電圧を得ることができる。
子Ｐ８〜Ｐｄに与えるディジタル信号の値に対応したア
ナログ電圧を出力端子９から得ることができ、ディジタ
ル値をアナログ電圧に変換することができる。然もその
アナログ亀圧鉱クロックパルスを停止させない限り半永
久的にその値を保つことができ、ドリフトの心配は全く
ない。また第２図の例で説明したようにディジタル値を
シフトレジスタ５にプリセットするとき、そのプリセッ
トデータをシフトレジメ声５上に均等に配置するように
プリセット端子Ｐａ−Ｐｄをプリセット端子Ｐ０〜Ｆ、
、に対して＃Ｃ続し九から、出力端子４に出力されるパ
ルスがシフトレジスタが一循する鳩期同において均等に
配置される。よって平１１ｇさくすることができる。ま
た平滑（ロ）路８の時定数も比較的小さくでき、よって
ディジタル信号の変化に対して速やかに応答するアナロ
グ電圧を得ることができる。
上述したようｋこの発明によればプリセット端子ｔ−待
つ多段シフトレジスタでも容易にＩＣ化できることと、
（ｒにこのシフトレジスタを利用することＫより簡単な
構造のＬ）Ａ変？Ｉ＃器を得ることができる。よってそ
の効果鉱実用に供して晴る大である。
つ多段シフトレジスタでも容易にＩＣ化できることと、
（ｒにこのシフトレジスタを利用することＫより簡単な
構造のＬ）Ａ変？Ｉ＃器を得ることができる。よってそ
の効果鉱実用に供して晴る大である。
Ｉｌ１図蝶従来のシフトレジスタを説明する九めのＷ！
続ａ４、第２図はこの発明によるシフトレジスタの一実
糟例を説明する丸めの接続図、第３図はこの発１１１’
ｊＫよるシフトレジスタの応用例をｖ、＃４するため６
！１続図、第４８ｔＪ鉱その動作を説明するためのｔｌ
！、ルーである。 】：デー！入力端子、２：クロック入力端子、Ｆ１〜Ｆ
ｌ：ツリップフロップ、３ニブリセツト指令入力端子、
４：出力端子、Ｐ！Ｉ〜Ｐｄニブリセット端子。 特許出願人 株式会社牝辰電機製作所 代理人草野 単 才 １ 配 太 ２ 図
続ａ４、第２図はこの発明によるシフトレジスタの一実
糟例を説明する丸めの接続図、第３図はこの発１１１’
ｊＫよるシフトレジスタの応用例をｖ、＃４するため６
！１続図、第４８ｔＪ鉱その動作を説明するためのｔｌ
！、ルーである。 】：デー！入力端子、２：クロック入力端子、Ｆ１〜Ｆ
ｌ：ツリップフロップ、３ニブリセツト指令入力端子、
４：出力端子、Ｐ！Ｉ〜Ｐｄニブリセット端子。 特許出願人 株式会社牝辰電機製作所 代理人草野 単 才 １ 配 太 ２ 図
Claims (1)
- （１） 並列データをプリセットすることができるシ
フトレジメタにお匹て各シフト段のプリセット人力−子
を重み付けの数に対応して互に共通接続して導出したシ
フトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179913A JPS5883393A (ja) | 1981-11-09 | 1981-11-09 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179913A JPS5883393A (ja) | 1981-11-09 | 1981-11-09 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5883393A true JPS5883393A (ja) | 1983-05-19 |
Family
ID=16074099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56179913A Pending JPS5883393A (ja) | 1981-11-09 | 1981-11-09 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5883393A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139729A (ja) * | 1984-07-31 | 1986-02-25 | Sony Corp | デジタル・アナログ変換装置 |
| JPS6399434U (ja) * | 1986-12-18 | 1988-06-28 | ||
| JPH0223723A (ja) * | 1988-07-13 | 1990-01-25 | Matsushita Electric Ind Co Ltd | ディジタル・アナログ変換装置 |
-
1981
- 1981-11-09 JP JP56179913A patent/JPS5883393A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139729A (ja) * | 1984-07-31 | 1986-02-25 | Sony Corp | デジタル・アナログ変換装置 |
| JPS6399434U (ja) * | 1986-12-18 | 1988-06-28 | ||
| JPH0223723A (ja) * | 1988-07-13 | 1990-01-25 | Matsushita Electric Ind Co Ltd | ディジタル・アナログ変換装置 |
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