JPS5884443A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS5884443A JPS5884443A JP56182465A JP18246581A JPS5884443A JP S5884443 A JPS5884443 A JP S5884443A JP 56182465 A JP56182465 A JP 56182465A JP 18246581 A JP18246581 A JP 18246581A JP S5884443 A JPS5884443 A JP S5884443A
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- JP
- Japan
- Prior art keywords
- region
- type
- formation
- forming
- resist film
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路（ＩＣ）の製造方法のうち、特
にコレクタコンタクト領域およびペース領域の新規な形
成方法に関する。
にコレクタコンタクト領域およびペース領域の新規な形
成方法に関する。
ＩＣの製造方法Ｋ＞いて、Ｖ溝状の素子間分離帯を形成
すれば絶縁分離となるため寄生容量が減少する利点があ
ることは良く知られており、汎用されている。このより
なＶ溝分離帯を形成し、バイボーフ形半導体素子を形成
する従来の製造方法を説明すると、その概略工程順図は
第１図ないし第８図に示す。
すれば絶縁分離となるため寄生容量が減少する利点があ
ることは良く知られており、汎用されている。このより
なＶ溝分離帯を形成し、バイボーフ形半導体素子を形成
する従来の製造方法を説明すると、その概略工程順図は
第１図ないし第８図に示す。
即ち、第１図に示すようＫｐ型シリコン（Ｓｌ）基板１
上にｎ小型埋没層２を形成し、ｎ！！ｙエビ！キシャｙ
層８を成長した後、■溝状のエツチング溝を形成し、そ
の内面を二酸化シリコン（Ｓｉ、Ｏ８）膜４を介して多
結晶シリコン５で埋めて、■溝状分離帯６にするう 次いで、第２図に示すようにその上面にレジスト膜７を
パターンユングして、硼素イオンを注入し、熱処理して
ｐ型ベース領域８を形成する。次いで、第８図に示すよ
うに同様にリソグラフィ技術を用いて、ｎ生型エミッタ
領域９とｎ十型コレクタコンタクト領埴１０を形成する
。
上にｎ小型埋没層２を形成し、ｎ！！ｙエビ！キシャｙ
層８を成長した後、■溝状のエツチング溝を形成し、そ
の内面を二酸化シリコン（Ｓｉ、Ｏ８）膜４を介して多
結晶シリコン５で埋めて、■溝状分離帯６にするう 次いで、第２図に示すようにその上面にレジスト膜７を
パターンユングして、硼素イオンを注入し、熱処理して
ｐ型ベース領域８を形成する。次いで、第８図に示すよ
うに同様にリソグラフィ技術を用いて、ｎ生型エミッタ
領域９とｎ十型コレクタコンタクト領埴１０を形成する
。
しかし、最近、工Ｃは高度に集積化し、＃ＫＲＡＭなど
のメ４リエＣは高密度く形成される九め、パターンユン
グ不良の発生が多い。例えば、１起の製造工程において
、レジスト膜７をパターン二ングし、しシスト膜パター
ンがペース領域８に残存していると、そこには硼′素が
イオン注入されず、次いでエミッタ領域９とコレクタコ
ンタクト領域ｌＯとを形成すれば、エミッタ・コレクタ
短絡がおこる。第４図はそれを図示したもので、第８図
の点線円形部分のみ示したエミッタ・コレクタ短絡の例
である、 ところで、このようなエミッタ・コレクタ短絡が生ずる
と、ＩＣの致命的欠陥となり動作不能となるか、あるい
はエミッタコレクタリーク電流が増加する。本発明はこ
のような欠陥発生を解消させることを目的としてお抄、
その特徴は一導電型８１基板上に贋対導電型エピタキン
ヤル層を成長した後、素子間分離帯形成領域を含む領域
に反対導電型高濃度不純物層を注入又は拡散してコレク
タ接続層を形成する工程と、次いでＶ溝状の素子間分離
帯を形成した後、全面に一導電型、不純物を注入又は拡
散して、ペース領域を形成する工程とを含む製造方法を
提案するもので、以下図面を参照して、一実施例により
詳しく説明する。
のメ４リエＣは高密度く形成される九め、パターンユン
グ不良の発生が多い。例えば、１起の製造工程において
、レジスト膜７をパターン二ングし、しシスト膜パター
ンがペース領域８に残存していると、そこには硼′素が
イオン注入されず、次いでエミッタ領域９とコレクタコ
ンタクト領域ｌＯとを形成すれば、エミッタ・コレクタ
短絡がおこる。第４図はそれを図示したもので、第８図
の点線円形部分のみ示したエミッタ・コレクタ短絡の例
である、 ところで、このようなエミッタ・コレクタ短絡が生ずる
と、ＩＣの致命的欠陥となり動作不能となるか、あるい
はエミッタコレクタリーク電流が増加する。本発明はこ
のような欠陥発生を解消させることを目的としてお抄、
その特徴は一導電型８１基板上に贋対導電型エピタキン
ヤル層を成長した後、素子間分離帯形成領域を含む領域
に反対導電型高濃度不純物層を注入又は拡散してコレク
タ接続層を形成する工程と、次いでＶ溝状の素子間分離
帯を形成した後、全面に一導電型、不純物を注入又は拡
散して、ペース領域を形成する工程とを含む製造方法を
提案するもので、以下図面を参照して、一実施例により
詳しく説明する。
第６図ないし第８図は本発明にか−る製造方法の工程順
断面図を示しており、先づ第５図に示すようにｐ型Ｓ１
基板ｌｌ上にｎ十型埋没層１２を形成した後、ｎ型エビ
タキＶヤル層１８を成長させる。ｎ型エピタキシャル層
は膜厚２〜３〔μｍ〕であるが、埋没層１２の上では、
高温成長によって這い上り拡散がおこる。次にこのよう
に成長し九エピタキシャμ層１３の上にレジスト膜１４
をパターンユングして、これをマスクとし、上面より燐
イオンを高濃度に注入し、続いて熱処理してｎ生型領域
１５を形成する。ドーズ量は１０１３〜１０１シー程度
で、との領域は素子間分離帯形成領域を含む広い領域を
占め、コレクタ接続層となるものである。且つ深さは２
〔μ肩〕程度にする。
断面図を示しており、先づ第５図に示すようにｐ型Ｓ１
基板ｌｌ上にｎ十型埋没層１２を形成した後、ｎ型エビ
タキＶヤル層１８を成長させる。ｎ型エピタキシャル層
は膜厚２〜３〔μｍ〕であるが、埋没層１２の上では、
高温成長によって這い上り拡散がおこる。次にこのよう
に成長し九エピタキシャμ層１３の上にレジスト膜１４
をパターンユングして、これをマスクとし、上面より燐
イオンを高濃度に注入し、続いて熱処理してｎ生型領域
１５を形成する。ドーズ量は１０１３〜１０１シー程度
で、との領域は素子間分離帯形成領域を含む広い領域を
占め、コレクタ接続層となるものである。且つ深さは２
〔μ肩〕程度にする。
次いで、第６図に示すように苛性力ＩＪ （ＫｏＨ）溶
液を用いてＶ溝状にエツチングした後、内面に８１０８
膜１６を生成し、内部を多結晶シリーン１７で埋めて、
■溝状素子間分離帯１８を形成するが、これは従来と同
様の公知の形成法による。また、この素子間分離帯は上
記したようにｎ生型領域１６内に形成するが、それは比
較的大きくパターンユングしたｎ生型領域１５を部分的
に除去して、コレクタ接続層を小さくし、高密度化する
ことを意図したものである。
液を用いてＶ溝状にエツチングした後、内面に８１０８
膜１６を生成し、内部を多結晶シリーン１７で埋めて、
■溝状素子間分離帯１８を形成するが、これは従来と同
様の公知の形成法による。また、この素子間分離帯は上
記したようにｎ生型領域１６内に形成するが、それは比
較的大きくパターンユングしたｎ生型領域１５を部分的
に除去して、コレクタ接続層を小さくし、高密度化する
ことを意図したものである。
次いで、第７図に示すように上面より全面に硼素イオン
を注入して、続いで熱処理し、膜厚５０００−６００Ｏ
Ａのｐ型ベース領域１９を形成する。その場合、ｎ生型
領域１５は高濃度層に形成しているため、注入されたｐ
型の硼素は相殺されて、なおｎ生型領域となり、内部で
はｎ型エピタキシャル層３（コレクタ領域）と接続して
いるが、表面は露出しているから、コレクタ接続層の彷
きをする。
を注入して、続いで熱処理し、膜厚５０００−６００Ｏ
Ａのｐ型ベース領域１９を形成する。その場合、ｎ生型
領域１５は高濃度層に形成しているため、注入されたｐ
型の硼素は相殺されて、なおｎ生型領域となり、内部で
はｎ型エピタキシャル層３（コレクタ領域）と接続して
いるが、表面は露出しているから、コレクタ接続層の彷
きをする。
次いで、第８図に示すように、レジスト膜（図示してい
ない）を用いて、燐イオンを注入し、ｎ＋型エミッタ領
埴２０を形成するが、この際同時に従来と同様にコレク
タ・コンタクト領域２１をコレクタ接続層ｌｂ内にも形
成する。これはコンタクト抵抗を低下させる目的である
。尚、これらのエミッタ領域２０およびコレクタコンタ
クト領域２１の深さは８０００〜４０００人である。
ない）を用いて、燐イオンを注入し、ｎ＋型エミッタ領
埴２０を形成するが、この際同時に従来と同様にコレク
タ・コンタクト領域２１をコレクタ接続層ｌｂ内にも形
成する。これはコンタクト抵抗を低下させる目的である
。尚、これらのエミッタ領域２０およびコレクタコンタ
クト領域２１の深さは８０００〜４０００人である。
以上の実施例の製造方法から明らかなように、本発明は
大形で単純なレジスト膜１４のパターンを素子間分離帯
形成前の初期の工程においてパターンユングする方法で
、全９高精度なパターンでなくても良く、従来のペース
領域形成用の微細なレジスト膜７パターンは不要になる
。そのため。
大形で単純なレジスト膜１４のパターンを素子間分離帯
形成前の初期の工程においてパターンユングする方法で
、全９高精度なパターンでなくても良く、従来のペース
領域形成用の微細なレジスト膜７パターンは不要になる
。そのため。
工弓ツタ・コレクタ短絡の欠陥を殆んど解消させること
ができる。
ができる。
即ち、本発明では、ペース形成のためのフォト工程を省
略することにより欠陥の発生を防止するものであろう■
溝を形成するプロ七スでは、■溝上に突起かで舞、この
突起は、■溝形成後のコンタク）Ｉｇ先光時位置合せを
している段階においてマスクをきすつけ、不所望部分で
の窓あけをしてしまうことになる、この様にＶ溝形成後
のペース形成用フォト工程は避ける必要がある。同様に
して、■溝形成後にｎ生型領域１５を形成することも考
えられるが上記の理由により避けるべきである。
略することにより欠陥の発生を防止するものであろう■
溝を形成するプロ七スでは、■溝上に突起かで舞、この
突起は、■溝形成後のコンタク）Ｉｇ先光時位置合せを
している段階においてマスクをきすつけ、不所望部分で
の窓あけをしてしまうことになる、この様にＶ溝形成後
のペース形成用フォト工程は避ける必要がある。同様に
して、■溝形成後にｎ生型領域１５を形成することも考
えられるが上記の理由により避けるべきである。
したがって、本発明はＶ溝状の素子間分離帯を有するＩ
Ｃの製造方法において、歩留および品質子間分離帯全面
を含まなくとも、その一部を含んだパターンを形成して
も、同様の結果がえられることは言うまでもない。
Ｃの製造方法において、歩留および品質子間分離帯全面
を含まなくとも、その一部を含んだパターンを形成して
も、同様の結果がえられることは言うまでもない。
第１図ないし第８図は従来の製造工程順断面図、第４図
はその問題点を示す断面図、第５図ないし第８図は本発
明にか−る製造工程順断面である。 図中、１．１１はｐ型Ｓ１基板、２，１２はｎ＋型埋没
層、３，１３はｎ型エピタキシャル層、６゜１８はＶ溝
状素子間分離帯、７．１４はレジスト膜、８，１９はｐ
型ベース領域、９．２０はエミッタ領域、１０．２１は
コレクタコンタクト領域、１５はコレクタ接続層を示す
。 第２１！１ 第４ｖ！１ 第５図 第７図 第８図
はその問題点を示す断面図、第５図ないし第８図は本発
明にか−る製造工程順断面である。 図中、１．１１はｐ型Ｓ１基板、２，１２はｎ＋型埋没
層、３，１３はｎ型エピタキシャル層、６゜１８はＶ溝
状素子間分離帯、７．１４はレジスト膜、８，１９はｐ
型ベース領域、９．２０はエミッタ領域、１０．２１は
コレクタコンタクト領域、１５はコレクタ接続層を示す
。 第２１！１ 第４ｖ！１ 第５図 第７図 第８図
Claims (1)
- ■溝状の素子間分離帯を有する半導体集積回路の製造方
法においで、−導電ｍＶｙコン基板上にｙ対導電型エピ
タキシャμ層を成長した後、素子間分離帯形成領域を含
む領域に反対導電型高濃度不純物を注入又は拡散して、
コレクタ接続層を形成する工程と、次いで、■溝状の素
子間分離帯を形成し九後、全面に一導電型不純物を注入
又は拡散して、ペース領域を形成する工程とが含まれる
ことを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56182465A JPS5884443A (ja) | 1981-11-13 | 1981-11-13 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56182465A JPS5884443A (ja) | 1981-11-13 | 1981-11-13 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5884443A true JPS5884443A (ja) | 1983-05-20 |
Family
ID=16118730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56182465A Pending JPS5884443A (ja) | 1981-11-13 | 1981-11-13 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5884443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4824797A (en) * | 1985-10-31 | 1989-04-25 | International Business Machines Corporation | Self-aligned channel stop |
| US4866004A (en) * | 1985-10-05 | 1989-09-12 | Fujitsu Limited | Method of forming groove isolation filled with dielectric for semiconductor device |
-
1981
- 1981-11-13 JP JP56182465A patent/JPS5884443A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866004A (en) * | 1985-10-05 | 1989-09-12 | Fujitsu Limited | Method of forming groove isolation filled with dielectric for semiconductor device |
| US4824797A (en) * | 1985-10-31 | 1989-04-25 | International Business Machines Corporation | Self-aligned channel stop |
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