JPS5885545A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS5885545A JPS5885545A JP56184214A JP18421481A JPS5885545A JP S5885545 A JPS5885545 A JP S5885545A JP 56184214 A JP56184214 A JP 56184214A JP 18421481 A JP18421481 A JP 18421481A JP S5885545 A JPS5885545 A JP S5885545A
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- Japan
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- test
- integrated circuit
- circuit device
- pattern
- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は集積回路装置本体の論理機能全簡易にテストす
ることのできる集積回路装置に関する。
ることのできる集積回路装置に関する。
〈従来の技術とその問題点〉
集積回路装置の艮、不良を判定するテストは、従来専用
のテスト装置を上記集積回路装置に接続し、ＤＣ特性や
ＡＣ％性、更にはテスト・（ターンを入力したときの論
理機能を調べる等して行われる。特にこの論理機能のテ
ストは、テストパターンを入力したときの応答量カバタ
ーンと、正しい出力ｉ４ターンとが一致するか否かを判
定して行われる。
のテスト装置を上記集積回路装置に接続し、ＤＣ特性や
ＡＣ％性、更にはテスト・（ターンを入力したときの論
理機能を調べる等して行われる。特にこの論理機能のテ
ストは、テストパターンを入力したときの応答量カバタ
ーンと、正しい出力ｉ４ターンとが一致するか否かを判
定して行われる。
さて、テスト対象である集積回路装置の論理機能か阜純
に組合せ回路だけで構成されている場合、テストノ（タ
ーンとして任意〕やターンを選択できるから、その論理
機能をテストするに最適なテストパターンを選ぶことに
よって簡易にテストを行い得る。しかし集積回路装置が
順序回路で構成される場合、回路装置内部の状態パター
ンによってその応答パターンが変化する為、テストに最
適なパターンを簡易に設足し、これ金与えることが拌易
でない。荷に０路装置内部にテストに最適なパターンを
直接セットすること自体が困難な為、テスｌｔ−非常に
困難なものとしていた。
に組合せ回路だけで構成されている場合、テストノ（タ
ーンとして任意〕やターンを選択できるから、その論理
機能をテストするに最適なテストパターンを選ぶことに
よって簡易にテストを行い得る。しかし集積回路装置が
順序回路で構成される場合、回路装置内部の状態パター
ンによってその応答パターンが変化する為、テストに最
適なパターンを簡易に設足し、これ金与えることが拌易
でない。荷に０路装置内部にテストに最適なパターンを
直接セットすること自体が困難な為、テスｌｔ−非常に
困難なものとしていた。
そこで集積回路装置の内部の全ての記憶素子を直列に接
続してシフトレジスタ構成としてこれに任意のパターン
を直接セットすることが考えられている。しかし、この
場合、記憶素子をシフトレジスタとして機能させるか否
かを切換制御することが必罫であり、しかもデータシフ
ト用のシフトクロックを加えることが必要となる。更に
このシフトレジスタに任意のノやターンをセットすると
き、そのパターンデータを１ビツトずつシフト人力する
ことが必要となる。この為、テストに要する時１ｉ、ｉ
」が非常に長くなり、テスト効率か悪いと言う不具合が
生じる。
続してシフトレジスタ構成としてこれに任意のパターン
を直接セットすることが考えられている。しかし、この
場合、記憶素子をシフトレジスタとして機能させるか否
かを切換制御することが必罫であり、しかもデータシフ
ト用のシフトクロックを加えることが必要となる。更に
このシフトレジスタに任意のノやターンをセットすると
き、そのパターンデータを１ビツトずつシフト人力する
ことが必要となる。この為、テストに要する時１ｉ、ｉ
」が非常に長くなり、テスト効率か悪いと言う不具合が
生じる。
〈発明の目的〉
本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、集積回路装置本体か有する論理
機能を簡易に且つ面速度にテストすることのできる実用
件の高い乗積回路装置を提供することにある。
の目的とするところは、集積回路装置本体か有する論理
機能を簡易に且つ面速度にテストすることのできる実用
件の高い乗積回路装置を提供することにある。
〈発明の構成〉
本発明は集積回路装置本体に与えるテストパターンを記
憶した第１のメモリと、上記集積回路装置本体が上記テ
ストパターンを受けて出力すべき出力ｉｅターンを記憶
した第２のメモリと、前記テス） ｉＲパターン与えた
ときの集積回路装置本体の応答出力／ｆメーンと前記出
カッｅターンとを比較して前記集積回路装置本体の論理
機能の良否全判冗するゲスト匍」両回路および比較回路
を前記集積回路装置本体と共に同時乗積した構成金屑し
、装置内部で論理機能をチェックしてその結果全出力す
るようにしたものである。
憶した第１のメモリと、上記集積回路装置本体が上記テ
ストパターンを受けて出力すべき出力ｉｅターンを記憶
した第２のメモリと、前記テス） ｉＲパターン与えた
ときの集積回路装置本体の応答出力／ｆメーンと前記出
カッｅターンとを比較して前記集積回路装置本体の論理
機能の良否全判冗するゲスト匍」両回路および比較回路
を前記集積回路装置本体と共に同時乗積した構成金屑し
、装置内部で論理機能をチェックしてその結果全出力す
るようにしたものである。
〈発明の効果〉
従ってこのように構成された本装置によれは、集積回路
装置の任意の動作状態において、ノ母ターン一致による
良否判定全行うことが可能となる。しかも、回路装置内
部にテストパターンをビットシフトして入力すると言う
煩られしさがなくなり、簡易に且つ高速度に正確なテス
トを実行することができる。時に従来のように専用のテ
スト装置を集積回路装置に接続することなしに、集積回
路装置の自らの機能によってテストできる。故、多数個
の集積回路装置における同時的なテストもｉ］能であり
、製造工程におけるテストやシステムに実装された段階
でのテストに絶大なる効果を奏する。
装置の任意の動作状態において、ノ母ターン一致による
良否判定全行うことが可能となる。しかも、回路装置内
部にテストパターンをビットシフトして入力すると言う
煩られしさがなくなり、簡易に且つ高速度に正確なテス
トを実行することができる。時に従来のように専用のテ
スト装置を集積回路装置に接続することなしに、集積回
路装置の自らの機能によってテストできる。故、多数個
の集積回路装置における同時的なテストもｉ］能であり
、製造工程におけるテストやシステムに実装された段階
でのテストに絶大なる効果を奏する。
〈発明の実施例〉
以下、図面を参照して本発明の実施例につき説明する。
第１図に第１の実施例を示す乗積回路装置全体の概略構
成図である。組合せ回路１ば、集積回路装置本俸を為す
もので、記憶素子であるフリツノフロラ！（ＦＦ ）
２の状態に応じて所定の論理機能全果すべく構成されて
いる。そして常時は入力端子３より与えられた信号を上
記した。Ｊ面理慎能に従って処理し、出力端子４に出力
している。
成図である。組合せ回路１ば、集積回路装置本俸を為す
もので、記憶素子であるフリツノフロラ！（ＦＦ ）
２の状態に応じて所定の論理機能全果すべく構成されて
いる。そして常時は入力端子３より与えられた信号を上
記した。Ｊ面理慎能に従って処理し、出力端子４に出力
している。
一万、第１および粛２の読出し専用メモリ５−
（ＲＯＭ ） ｓ 、 ｔ；はその製造段階で予め書込
まれた前記乗積回路装置本体に対するテストパターンと
、出力／４’ターンとをそれぞれ記憶している。
まれた前記乗積回路装置本体に対するテストパターンと
、出力／４’ターンとをそれぞれ記憶している。
これらの第１および第２のＲＯＭは、クロック信号を受
けて作動するアドレスカウンメ７、によシアドレス制御
されて上記各ノ９ターンのデータを読出す如く構成され
ている。そして、第１のＲＯＭ ５より読出されたテス
トパターンはマルチプレクサ（ＭＰＸ ） ８を介して
前記組合せ回路１に与えられる。尚、ＭＰＸ ８は、こ
のテストパターンあるいは前記ＦＦ ２のセット／ｆタ
ーンを選択的に抽出して組合せ回路１に与えるものであ
る。また第２のＲＯＭ ６から読出された出カバターン
は一致回路９に与えられ、前記ＦＦ Ｒを介して与えら
れる組合せ回路１の応答用カッ４ターンと一致比較嘔れ
るようになっている。上記ＦＦ ２ ？ ＭＰＸ ８お
よびアドレスカウンタ７等は、テスト制御回路１０の制
御を受けて作動し、組合せ回路１のテスト全実行する。
けて作動するアドレスカウンメ７、によシアドレス制御
されて上記各ノ９ターンのデータを読出す如く構成され
ている。そして、第１のＲＯＭ ５より読出されたテス
トパターンはマルチプレクサ（ＭＰＸ ） ８を介して
前記組合せ回路１に与えられる。尚、ＭＰＸ ８は、こ
のテストパターンあるいは前記ＦＦ ２のセット／ｆタ
ーンを選択的に抽出して組合せ回路１に与えるものであ
る。また第２のＲＯＭ ６から読出された出カバターン
は一致回路９に与えられ、前記ＦＦ Ｒを介して与えら
れる組合せ回路１の応答用カッ４ターンと一致比較嘔れ
るようになっている。上記ＦＦ ２ ？ ＭＰＸ ８お
よびアドレスカウンタ７等は、テスト制御回路１０の制
御を受けて作動し、組合せ回路１のテスト全実行する。
かくしてこのように構成さｎた本装置によれ６−
は、端子１１を介してテスト制御回路１ｏにテスト信号
を加えないとき、マルチプレクサ（ＭＰＸ）８はＦＦ
２の出力を選択してこれを組合せ回路１に与えている。
を加えないとき、マルチプレクサ（ＭＰＸ）８はＦＦ
２の出力を選択してこれを組合せ回路１に与えている。
そして、端子Ｊ２がら供給されるクロックに従って、組
合せ回路１は入力された信号を所尾の論理処理して出力
すると共に、これによって得られた状態パターン七ＦＦ
２にセットしている。そして仄のタイミングでは、こ
のＦ’Ｆ ２にセットされた状態パターンに従って、組
合せ回路１における論理機能が設定される。このとき、
アドレスカウンタ７の作動は、テスト靜」飼１回路１ｏ
によって停止制御されている。
合せ回路１は入力された信号を所尾の論理処理して出力
すると共に、これによって得られた状態パターン七ＦＦ
２にセットしている。そして仄のタイミングでは、こ
のＦ’Ｆ ２にセットされた状態パターンに従って、組
合せ回路１における論理機能が設定される。このとき、
アドレスカウンタ７の作動は、テスト靜」飼１回路１ｏ
によって停止制御されている。
そこで今、端子１２がらテスト信号全方えると、テスト
制御回路１ｏは集積回路装置をテストモードにセットし
、マルチプレクサ８の選択端子全果１のＲＯＭ ５側に
切換える。そして、アドレスカウンタ７の作動會許谷し
、７す、ｆフロップ２がリセットされる。
制御回路１ｏは集積回路装置をテストモードにセットし
、マルチプレクサ８の選択端子全果１のＲＯＭ ５側に
切換える。そして、アドレスカウンタ７の作動會許谷し
、７す、ｆフロップ２がリセットされる。
コノ状ｄ Ｔ りｏツクが印加されると、アドレスカウ
ンタ７は、第１および第２のＲＯＭ ５ 、６の先頭ア
ドレスを指定し、同アドレスに蓄積されたテストパター
ンと、出力・ぐターンをそれぞれ読出す。この読出され
たテストパターンがＭＰＸ ８を介して組合せ回路１に
与えられることになる。そして、このテストノやターン
に応答した組合せ回路１の応答出力・千ターンがＦＦ
２に取込まれる。そして、このＦＦ ２に取込まれた応
答量カバターンが一致回路９に与えられ、前記第２のＲ
ＯＭ ６から読出された出カバターンと一致される。向
、この出力・七ターノは、前記テストノやターンを組合
せ回路１に与えたとき、組合せ回路１が正常に作動した
ときに得られるものとなっている。従って、一致回路９
で／？ターンの一致が検出されたとき、例えばＬレベル
の信号が端子１３を介して出力される。またＡ？ターン
の不一致が検出され、組合せ回路１の論理機能の不具合
（不良）を検出したときには一致回路９よりＨレベルの
信号が出力される。そして、この一致回路９によるノ９
ターンの一致が検出されたとき、テスト制御回路１ｏは
次のクロックを受は入れる。これによってアドレスカウ
ンタ７が歩進され、第１のＲＯＭ ５から欠のテストパ
ターンが読出される。坦懐、これが順次繰返して実行さ
れる。
ンタ７は、第１および第２のＲＯＭ ５ 、６の先頭ア
ドレスを指定し、同アドレスに蓄積されたテストパター
ンと、出力・ぐターンをそれぞれ読出す。この読出され
たテストパターンがＭＰＸ ８を介して組合せ回路１に
与えられることになる。そして、このテストノやターン
に応答した組合せ回路１の応答出力・千ターンがＦＦ
２に取込まれる。そして、このＦＦ ２に取込まれた応
答量カバターンが一致回路９に与えられ、前記第２のＲ
ＯＭ ６から読出された出カバターンと一致される。向
、この出力・七ターノは、前記テストノやターンを組合
せ回路１に与えたとき、組合せ回路１が正常に作動した
ときに得られるものとなっている。従って、一致回路９
で／？ターンの一致が検出されたとき、例えばＬレベル
の信号が端子１３を介して出力される。またＡ？ターン
の不一致が検出され、組合せ回路１の論理機能の不具合
（不良）を検出したときには一致回路９よりＨレベルの
信号が出力される。そして、この一致回路９によるノ９
ターンの一致が検出されたとき、テスト制御回路１ｏは
次のクロックを受は入れる。これによってアドレスカウ
ンタ７が歩進され、第１のＲＯＭ ５から欠のテストパ
ターンが読出される。坦懐、これが順次繰返して実行さ
れる。
また前記一致回ｗ５９にょＱパターンの不一致が検出さ
れたとき、前記組合せ回路１の論理機能に故障があると
判定され、テストした乗積回路装置を不良品とみなし破
棄する。
れたとき、前記組合せ回路１の論理機能に故障があると
判定され、テストした乗積回路装置を不良品とみなし破
棄する。
ところで、このようなテストを実行するに際して、店子
３から入力されるテストパターンも組合せ回路１に与え
、その応答７４ターン金端子４から得ることができる。
３から入力されるテストパターンも組合せ回路１に与え
、その応答７４ターン金端子４から得ることができる。
従って集積回路装置内部におけるテストと併行して、端
子３，４を介した組合せ回路１のテストを杓えは、更に
精度の高いテスト結果を得ることができる。またこのよ
うなテストによれは、上記端子４に出力さ扛る応答ノｆ
ターンと、ＦＦ２から一致回路９奮介して検出される応
答パターンの一致精釆がらＦＦ 、？のイ炊能をもチェ
ックすることがＱ■能と９− なる。従って、集積回路装置本体の論理機能を極めて効
果的に、且つ正確にチェックすることが１１２Ｔ能とな
る。そして、ＲＯＭ ５に記憶しｆｃ全テストノ平メタ
ーについて論理機能のチェック全行い、不一致が一度も
発生しなければ、テストした集積回路装置を良品とみな
して、ここにテストを完了する。
子３，４を介した組合せ回路１のテストを杓えは、更に
精度の高いテスト結果を得ることができる。またこのよ
うなテストによれは、上記端子４に出力さ扛る応答ノｆ
ターンと、ＦＦ２から一致回路９奮介して検出される応
答パターンの一致精釆がらＦＦ 、？のイ炊能をもチェ
ックすることがＱ■能と９− なる。従って、集積回路装置本体の論理機能を極めて効
果的に、且つ正確にチェックすることが１１２Ｔ能とな
る。そして、ＲＯＭ ５に記憶しｆｃ全テストノ平メタ
ーについて論理機能のチェック全行い、不一致が一度も
発生しなければ、テストした集積回路装置を良品とみな
して、ここにテストを完了する。
このように本装置によ扛ば、テスト信号を与えて一致回
路９の出力を監視するだけで、簡易に乗積回路装置か有
する論理機能のテストを行い得る。しかも従来のように
専用のテスト装置を接続する等の煩られしさかなく、装
置内部の動作状態に左右されることなく簡易に且つ高速
度にテストを実行することができる。また装置ｔｔの仕
様としては、テスト信号を入力する為の端子１１と、一
致回路９の出力を得る端子１３とを追加するだけでよい
ので、ビン構造的にモ実用的利点が太きい。そして、集
積回路装置自らカッ（／、） 処理４＊能のテストを行
うことになるので製造されたのちの性能テストやシステ
ムにＡＩ込１０− んだのちのテスト等において多大な効果を奏する。
路９の出力を監視するだけで、簡易に乗積回路装置か有
する論理機能のテストを行い得る。しかも従来のように
専用のテスト装置を接続する等の煩られしさかなく、装
置内部の動作状態に左右されることなく簡易に且つ高速
度にテストを実行することができる。また装置ｔｔの仕
様としては、テスト信号を入力する為の端子１１と、一
致回路９の出力を得る端子１３とを追加するだけでよい
ので、ビン構造的にモ実用的利点が太きい。そして、集
積回路装置自らカッ（／、） 処理４＊能のテストを行
うことになるので製造されたのちの性能テストやシステ
ムにＡＩ込１０− んだのちのテスト等において多大な効果を奏する。
さて、第２図は本発明の第２の実施例を示す概略構成図
である。この装置は組合せ回路１の応答パターンと第１
のＲＯＭ ５から読出されたテス） ｉ＋ターンと’ｉ
ＭＰＸ ８にて選択してＦＦ ２にセットし、このＦ
Ｆ ２から上記組合せ回路１に上記パターンのデータを
与えるようにしたものであシ、本質的には第１図に示す
装置と同様である。従って、このように回路装置を構成
しても同様な効果が期待できる。
である。この装置は組合せ回路１の応答パターンと第１
のＲＯＭ ５から読出されたテス） ｉ＋ターンと’ｉ
ＭＰＸ ８にて選択してＦＦ ２にセットし、このＦ
Ｆ ２から上記組合せ回路１に上記パターンのデータを
与えるようにしたものであシ、本質的には第１図に示す
装置と同様である。従って、このように回路装置を構成
しても同様な効果が期待できる。
尚、本発明は上記実施例に限足されるものではない。即
ち、その要旨を逸脱しない範囲で植種変形して笑顔する
ことができる。
ち、その要旨を逸脱しない範囲で植種変形して笑顔する
ことができる。
第１図は本発明の一実施例を示す概略構成図、第２図は
本発明の別の実施例を示す概略構成図である。 １・・・組合せ回路、２・・・フリップフロップ、３゜
４・・・端子、５，６・・・第１および第２のＲＯＭ
。 ７・・・アドレスカウンタ、８・°・マルチプレクサ、
９・・・一致回路、１ｏ・・・テスト開側１回路、１１
゜１２．１３・・・端子。
本発明の別の実施例を示す概略構成図である。 １・・・組合せ回路、２・・・フリップフロップ、３゜
４・・・端子、５，６・・・第１および第２のＲＯＭ
。 ７・・・アドレスカウンタ、８・°・マルチプレクサ、
９・・・一致回路、１ｏ・・・テスト開側１回路、１１
゜１２．１３・・・端子。
Claims (1)
- 外部からの信号・母ターンを受けて所にの信号処理を実
行する集積回路装置本体と、この集積回路装置本体に対
するテストノぐターンを予め記憶してなる第１のメモリ
と、上記テストパターンに対応する前記集積回路装置本
体の出カッｆターンを予め記憶してなる第２のメモリと
、前記集積回路装置本体のテスト時に前記第１のメモリ
に記憶されたテストパターンを前記集積回路装置本体に
与えるテスト制御回路と、このテストパターンが与えら
れた前記集積回路装置本体の応答パターンと前記第２の
メモリに記憶された出カバターンとを比較する比較回路
と全具備したことを特徴とする集槓回路装ｕ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184214A JPS5885545A (ja) | 1981-11-17 | 1981-11-17 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184214A JPS5885545A (ja) | 1981-11-17 | 1981-11-17 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5885545A true JPS5885545A (ja) | 1983-05-21 |
Family
ID=16149357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56184214A Pending JPS5885545A (ja) | 1981-11-17 | 1981-11-17 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128180A (ja) * | 1984-11-20 | 1986-06-16 | テキサス インスツルメンツ インコーポレイテツド | 自己試験装置 |
| JPS62128169A (ja) * | 1985-11-28 | 1987-06-10 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810853A (ja) * | 1981-07-13 | 1983-01-21 | Nec Corp | 集積回路 |
-
1981
- 1981-11-17 JP JP56184214A patent/JPS5885545A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810853A (ja) * | 1981-07-13 | 1983-01-21 | Nec Corp | 集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128180A (ja) * | 1984-11-20 | 1986-06-16 | テキサス インスツルメンツ インコーポレイテツド | 自己試験装置 |
| JPS62128169A (ja) * | 1985-11-28 | 1987-06-10 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
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