JPS588611B2

JPS588611B2 - ハケイセイケイカイロ

Info

Publication number: JPS588611B2
Application number: JP50100815A
Authority: JP
Inventors: 藤本勲
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1975-08-19
Filing date: 1975-08-19
Publication date: 1983-02-16
Also published as: JPS5224452A

Description

【発明の詳細な説明】本発明はキャリヤインジエクション機構部を備え、この
部分をインバータトランジスタのベース電源部として使
用する形式のバイポーラ型論理方式（以下、ＩＩＬと称
す）を用いた波形整形回路に関するものである。

ＩＩＬの特徴は基板もしくはこの上に形成したエビタキ
シャル層をエミツタ領域とし、この中へベース領域なら
びにコレクタ領域を作り込み形成したいわゆる逆型のＮ
ＰＮ型トランジスタへのベース電流を、基板もしくはこ
の上に形成したエビタキシャル層をベース領域とし、Ｎ
ＰＮ型トランジスタのベース領域をコレクタ領域として
利用するＰＮＰ型トランジスタによって供給するところ
にあり、ベース電流の供給がＰＮＰ型トランジスタのベ
ース・エミツタ間にその立ち上り電圧相当の電圧を印加
することによって行なえ、従って極めて低い電圧での動
作が可能になること、ＮＰＮ型トランジスタとＰＮＰ型
トランジスタに構造上共通にできる領域が存在するとと
もにＰＮＰ型トランジスタのエミツタ領域を共通な領域
とすることができることなどにより集積度を高めること
ができる効果が奏されるものである。

第１図は以上説明してきたＩＩＬを２段接続して構成し
た論理回路を等価的に示した図であってキャリヤインジ
エクション機構部を形成するＰＮＰ型トランジスタ１７
のエミツタが同トランジスタ１７のベースに対して正と
なる電圧を端子１８へ印加して電流を供給すると、ＰＮ
Ｐ型トランジスタ１７のコレクタすなわちインバータト
ランジスタであるＮＰＮ型トランジスタ１９のベースに
電流が供給される。

このとき、ＮＰＮ型トランジスタ１９のベースが接地ま
たはそれに近い電位に保たれているとするとＮＰＮ型ト
ランジスタ１９はしゃ断状態であり、トランジスタ１７
のコレクタ電流は端子２０から流出する。

一方、ＮＰＮ型トランジスタ１９のベースに同トランジ
スタ１９のベース・エミツタ間立ち上り電圧以上の電圧
が印加されているときには、同トランジスタ１９が飽和
状態となりそのコレクタ電位はほぼ接地に近いものとな
る。

すなわち、ＮＰＮ型トランジスタ１９のコレクタ２１に
はそのベースに印加された信号を反転した信号が得られ
る。

そして、ＮＰＮ型トランジスタ１９のコレクタ２１を別
に配置したＮＰＮ型トランジスタ２２のベースに接続す
るならば、ＮＰＮ型トランジスタ２２はＮＰＮ型トラン
ジスタ１９とは逆の関係で導通あるいはしゃ断するもの
となり、そのコレクタに得られる信号はＮＰＮ型トラン
ジスタ１９のコレクタに得られる信号とは逆位相の関係
になる。

また、信号がこの回路を通過するのに要する時間すなわ
ち伝達遅延時間ｔｄは、第２図に示すようにＰＮＰ型ト
ランジスタ１７のエミツタに供給する電力Ｐｄと反比例
の関係にあり、両者の積であるＰｄ，ｔｄは一定である
。

ところで、従来においてはパルスを発生させるためには
一般にコンデンサを用いており、そのパルス幅はコンデ
ンサの充放電に要する時間で決定していたが、現在の集
積回路技術でコンデンサをチップ上に作り込むことは価
格上で問題があり外付けのコンデンサを使用する場合が
多かった。

本発明は先述したＩＩＬの信号伝達遅延時間を利用する
ことにより、コンデンサを用いずに安価に集積回路化し
て入力信号に対して所望のパルス幅を有するパルスを出
力することのできる、従来とは構造を異にする波形整形
回路を提供することを目的とする。

以下図面とともに本発明について説明する。

第３図Ａ，Ｂ，Ｃは第１図に示したＩＩＬの等価回路に
おけも入力信号、インバータトランジスタ１９のコレク
タ２１に生じる信号、インバータトランジスタ２２のコ
レクタ２３に生じる信号のそれぞれの波形を示すもので
、トランジスタ１９のベースに付設した端子２０へ印加
したパルスが低レベルから高レベルへ変化した時（同図
Ａのａ１）トランジスタ１９はこの時点から遅延時間ｔ
ｄｆ経過したところで飽和状態となり（同図Ｂのａ２）
、トランジスタ２２のベースに供給されていた電流がト
ランジスタ１９のコレクタ２１を経てトランジスタ１９
の側へ流れる（同図Ｂのａ２）。

この結果、トランジスタ２２はトランジスタ１９が飽和
した時点から遅延時間ｔｄｒ経過したところでしゃ断す
る。

（同図Ｃのａ３）。一方、入カパルスが高レベルから低
レベルへ変化した時は（同図Ａのｂ１）、遅延時間ｔｄ
ｒが経過したところでトランジスタ１９がしゃ断する（
同図Ｂのｂ２）。

したがってトランジスタ２２はトランジスタ１９のしゃ
断時から遅延時間ｔｄｆが経過したところで飽和状態と
なる（同図Ｃのｂ３）。

すなわち、入力端子２０に印加されたパルス信号がトラ
ンジスタ１９と同２２において遅延されトランジスタ２
２の出力端子であるコレクタ２３に伝達されるまでに要
する遅延時間は（ｔｄｆ＋ｔｄｒ）である。

以上はインバータトランジスタを２段接続した時の遅延
時間であるが、同トランジスタをｋ個（ｋは３以上の整
数）接続した時については、まず偶数個接続した場合、
遅延時間はｋ（ｔｄｆ＋ｔｄｒ）／２で出力波形は入力
波形と同一波形となる。

次にｋが奇数の場合、入カパルスが高レベルから低レベ
ルに変化する時の遅延時間はｔｄｒ＋（ｋ−１）（ｔｄ
ｆ＋ｔｄｒ）／２、入カパルスが低レベルから高レベル
に変化する時の遅延時間はｔｄｆ＋（ｋ−１）（ｔｄｆ
＋ｔｄｒ）／２となり出力波形は入力波形に対し反転し
たものとなる。

以下に上述した遅延時間の関係より得られる本発明の波
形整形回路の一実施例について第４図Ａ〜−Ｅを用いて
説明する。

第４図Ａは本発明の一実施例における波形整形回路の構
成を示す図であって、トランジスタ１７はキャリヤイン
ジエクション機構部を形成するＰＮＰ型トランジスタで
あり人力信号源２４より同図Ｂに示す入カパルスをイン
バータトランジスタであるトランジスタ２５及び同２９
のベースにそれぞれ印加する。

本実施例ではインバータトランジスタはトランジスタ２
５、同２６、同２７、同２８を４段縦続接続した回路と
、トランジスタ２９のみ１段接続した回路とより構成さ
れている。

トランジスタ１７のエミツタ１８は電力供給用の端子で
一定電力を供給しておき、同トランジスタ１７のコレク
タはインバータトランジスタ２５、同２６、同２７、同
２８、同２９及び縦続接続回路を構成しないインバータ
トランジスタ３２のベースにそれぞれ接続され、さらに
２つの縦続接続回路の各最終段であるインバータトラン
ジスタ２８、同２９のコレクタは共にインバータトラン
ジスタ３２のベースに接続されている。

さて、まずトランジスタ２５に印加されたパルスはトラ
ンジスタ２６、同２７、同２８と順次伝達され、トラン
ジスタ２８の出力端であるコレクタ３０には同図Ｃに示
すように２（ｔｄｆ＋ｔｄｒ）だけ遅延した入カパルス
と同一波形の信号が現われる。

また、トランジスタ２９の出力端であるコレクタ３１に
は同図Ｄに示すように入カパルスに対して反転し、かつ
ｔｄｒもしくはｔｄｆだけ遅延した信号が現われる。

ここで、トランジスタ３２のベースに注目すると、トラ
ンジスタ２８および同２９がしゃ断状態でコレクタ３０
および３１が高レベルの時には、トランジスタ１７のコ
レクタから供給される電流はトランジスタ３２のベース
に流入し、同トランジスタ３２を飽和されるので出力端
であるコレクタ３３は低レベルになる。

他方、トランジスタ２８および同２９のうち少なくとも
一方が飽和状態で低レベルのときは、トランジスタ１７
から供給される電流はトランジスタ２８または同２９の
飽和している方のトランジスタに流れ、もはやトランジ
スタ３２のベースには流れないのでトランジスタ３２は
しゃ断状態となり、コレクタ３３は高レベルとなる。

すなわち、トランジスタ３２はトランジスタ２８および
同２９からの入力がいずれも高レベルであれば出力端で
あるコレクタ３３は低レベルとなり、それ以外の時は出
力は高レベルとなる。

ゆえに、信号源２４より同図Ｂで示す入カパルスが印加
されると、トランジスタ３２のコレクタ３３には同図６
に示すように入力パルス信号の立ち上りよりｔｄｒだけ
遅延し、パルス幅が（ｔｄｒ＋２ｔｄｆ）である出力パ
ルス信号が得られる。

ところで、この出力パルス信号のパルス幅は入カパルス
信号には関係なく使用したトランジスタの遅延特性と使
用個数、すなわち回路素子により決定されるものである
。

本実施例においては偶数段が奇数段より使用個数が多い
ときであるが、逆に奇数段が偶数段より多いときには入
カパルス信号の立ち上り部分で出力パルスが得られる。

したかって一般にインバータトランジスタを偶数ｍ段と
奇数ｎ段とで構成する波形整形回路より得られる出力パ
ルス幅は、（■）ｍ＞ｎのときとなる。

さてここで、既に述べたように遅延時間ｔｄｆおよびｔ
ｄｒは、キャリヤインジエクション機構部を形成するＰ
ＮＰ型トランジスタ１７のエミツタ１８に供給する電力
に逆比例するので、従来では回路定数により決められた
パルス幅を連続して制御できなかったものが、一旦回路
を製造すれば出力パルスのパルス幅は単に供給電力を制
御させることにより任意に連続的に、かつ電子的に制御
できる効果を奏するものである。

以上説明してきたように、キャリヤインジエクション機
構部を成形するトランジスタの一方の主電極より制御電
流が各々に供給されるインバータトランジスタの奇数個
を縦続接続してなる回路と、前記インバータトランジス
タの偶数個を縦続接続してなる回路との各最終段の前記
インバータトランジスタの一方の主電極を共に他のイン
バータトランジスタの制御電極に接続し、前記２つの縦
続接続回路の各入力を同一のものとし、さらに前記キャ
リヤインジエクション機構部を形成するトランジスタの
他方の主電極へ電力を供給することにより前記他のイン
バータトランジスタの一方の主電極より出力パルスを取
り出すことを特徴とする本発明の波形整形回路はコンデ
ンサを要せず従来のものとは全く異なる構造を有し、し
かも従来からの製造技術をそのまま使用することにより
安価に集積回路化でき、さらには供給電力を制御するだ
けで簡単に連続的に所望のパルス幅を有するパルス波形
の得られるもので、非常に実用的価値の高いものである
。

【図面の簡単な説明】

第１図はＩＩＬの原理説明のための等価回路図、第２図
はＩＩＬの供給電力と伝達遅延時間との関係を示す図、
第３図Ａ〜Ｃは本発明の波形整形回路の原理説明図、第
４図Ａ〜Ｅは本発明の波形整形回路の一実施例を示す回
路図および動作説明図である。１７・・・・・・キャリヤインジエクション機構部を形
成するＰＮＰ型トランジスタ、１８・・・・・・電力供
給端子、２４・・・・・・入力信号源、２５〜２９，３
２・・・・・・インバータトランジスタ、３３・・・・
・・出力端子。

Claims

【特許請求の範囲】１キャリヤインジエクション機構部を形成するトラン
ジスタの一方の主電極より制御電流が各々に供給される
インバータトランジスタの奇数個を縦続接続してなる回
路と、前記インバータトランジスタの偶数個を縦続接続
してなる回路と、前記インバータトランジスタの前記２
つの縦続接続回路形成用のものとは異る他のインバータ
トランジスタとを有し、前記２つの縦続接続回路の各最
終段の前記インバータトランジスタの一方の主電極を共
に前記他のインバータトランジスタの制御電極に接続し
、前記２つの縦続接続回路の各入力を同一のものとし、
さらに前記キャリヤインジエクション機構部を形成する
トランジスタの他方の主電極へ電力を供給することによ
り前記他のインバータトランジスタの一方の主電極より
入力信号より短いパルス幅を有し、入カパルスに対して
遅延した出力パルスを取り出すことを特徴とする波形整
形回路。２主電極へ供給する電力を可変にしたことを特徴とす
る特許請求の範囲第１項記載の波形整形回路。