JPH0622318B2 - パルス遅延回路 - Google Patents
パルス遅延回路Info
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- JPH0622318B2 JPH0622318B2 JP60088576A JP8857685A JPH0622318B2 JP H0622318 B2 JPH0622318 B2 JP H0622318B2 JP 60088576 A JP60088576 A JP 60088576A JP 8857685 A JP8857685 A JP 8857685A JP H0622318 B2 JPH0622318 B2 JP H0622318B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、デジタル回路装置等に使用されるパルス遅延
回路に係り、特に遅延時間を可変するのに好適なパルス
遅延回路に関する。
回路に係り、特に遅延時間を可変するのに好適なパルス
遅延回路に関する。
パルス遅延回路の従来例としては、特開昭59−50610 号
公報に記載のものがある。この例では、一つの制御電圧
により遅延時間が可変であり、かつ出力パルスのデュー
ティ（くり返し周期に対する高レベル出力期間あるいは
低レベル出力期間の比）を検出してフィードバックをか
ける構成であるので、一定のくり返し周期を有する入力
パルスを、そのデューティを厳密に保ったまま遅延した
り、所望のデューティとなるよう波形整形したりする場
合に有効である。
公報に記載のものがある。この例では、一つの制御電圧
により遅延時間が可変であり、かつ出力パルスのデュー
ティ（くり返し周期に対する高レベル出力期間あるいは
低レベル出力期間の比）を検出してフィードバックをか
ける構成であるので、一定のくり返し周期を有する入力
パルスを、そのデューティを厳密に保ったまま遅延した
り、所望のデューティとなるよう波形整形したりする場
合に有効である。
しかし、電圧比較器が回路構成要素として必要であり、
回路規模が大きくなる。また、くり返し周期が一定では
ないパルスの遅延に用いることは困難である。
回路規模が大きくなる。また、くり返し周期が一定では
ないパルスの遅延に用いることは困難である。
本発明の目的は、上記従来技術の欠点を除き簡単な回路
構成により、一つの制御電圧でパルスの遅延時間が可変
であり、くり返し周期が一定のパルスの場合はもちろ
ん、周期が一定ではないパルスの遅延に用いても、その
パルス幅（高レベル出力時間あるいは低レベル出力期
間）を精度よく保ったまま遅延できるようなパルス遅延
回路を提供するにある。
構成により、一つの制御電圧でパルスの遅延時間が可変
であり、くり返し周期が一定のパルスの場合はもちろ
ん、周期が一定ではないパルスの遅延に用いても、その
パルス幅（高レベル出力時間あるいは低レベル出力期
間）を精度よく保ったまま遅延できるようなパルス遅延
回路を提供するにある。
この目的を達成するために、本発明は、論理ゲートを複
数個直列に接続し、ある論理ゲートから次段の論理ゲー
ト入力までのパルス伝送線路の線路抵抗を可変としてパ
ルス遅延時間をコントロールするパルス遅延回路におい
て、線路抵抗の可変素子として、ＰチャンネルMOSトラ
ンジスタあるいはＮチャンネルMOSトランジスタのいず
れか一方のみを用いることにより、単一の制御電圧での
遅延時間可変を可能とし、かつ、上記MOSトランジスタ
による抵抗可変を偶数個のパルス伝送線路に施し、この
うち半数の線路にては入力パルスの立上り位相の遅延時
間を残りの半数の線路にては入力パルスの立上り位相の
遅延時間をコントロールするように構成したことによ
り、遅延回路入出力のパルス幅保存を可能とした点に特
徴がある。
数個直列に接続し、ある論理ゲートから次段の論理ゲー
ト入力までのパルス伝送線路の線路抵抗を可変としてパ
ルス遅延時間をコントロールするパルス遅延回路におい
て、線路抵抗の可変素子として、ＰチャンネルMOSトラ
ンジスタあるいはＮチャンネルMOSトランジスタのいず
れか一方のみを用いることにより、単一の制御電圧での
遅延時間可変を可能とし、かつ、上記MOSトランジスタ
による抵抗可変を偶数個のパルス伝送線路に施し、この
うち半数の線路にては入力パルスの立上り位相の遅延時
間を残りの半数の線路にては入力パルスの立上り位相の
遅延時間をコントロールするように構成したことによ
り、遅延回路入出力のパルス幅保存を可能とした点に特
徴がある。
以下、本発明の実施例を図面でもって説明する。
第１図は本発明によるパルス遅延回路の一実施例を示す
回路図であって、１は入力パルス、2,3は出力抵抗可変
インバータ、４は波形整形用ゲートとして用いるインバ
ータ、５は遅延された出力パルス、６は遅延時間量制御
電圧、21,31,41はインバータの構成要素素子であるＰチ
ャンネルMOSトランジスタ（以下Ｐ−ＭＯＳＴと略記す
る）、22,32,42は同じくインバータの構成要素素子であ
るＮチャンネルMOSトランジスタ（以下Ｎ−ＭＯＳＴと
略記する）、23,33はそれぞれインバータ2,3の出力抵抗
値を可変するためのＮ−ＭＯＳＴ、7,8はインバータ3,4
の入力部に配置したコンデンサである。
回路図であって、１は入力パルス、2,3は出力抵抗可変
インバータ、４は波形整形用ゲートとして用いるインバ
ータ、５は遅延された出力パルス、６は遅延時間量制御
電圧、21,31,41はインバータの構成要素素子であるＰチ
ャンネルMOSトランジスタ（以下Ｐ−ＭＯＳＴと略記す
る）、22,32,42は同じくインバータの構成要素素子であ
るＮチャンネルMOSトランジスタ（以下Ｎ−ＭＯＳＴと
略記する）、23,33はそれぞれインバータ2,3の出力抵抗
値を可変するためのＮ−ＭＯＳＴ、7,8はインバータ3,4
の入力部に配置したコンデンサである。
同図において、ＭＯＳＴ21と22,31と＝32,41と42とでそ
れぞれ相補形MOS（Ｃ−MOS）のインバータを形成する。
Ｎ−ＭＯＳＴ２３，３３はゲート端子に印加する電圧６
の電圧値で導電路の導通抵抗値の大小をコントロールで
きるので、インバータ２あるいは３のローレベル出力
時、すなわちＮ−ＭＯＳＴ22あるいは32がＯＮ（低抵抗
状態，この時Ｐ−ＭＯＳＴ２１，３１はOFFすなわち高
抵抗状態である）の時の出力線路抵抗値が可変される。
なお、コンデンサ7,8としては、インバータ入力部に寄
生する浮遊容量を用いることも可能であり、この場合に
はあらためてコンデンサを付加する必要はない。
れぞれ相補形MOS（Ｃ−MOS）のインバータを形成する。
Ｎ−ＭＯＳＴ２３，３３はゲート端子に印加する電圧６
の電圧値で導電路の導通抵抗値の大小をコントロールで
きるので、インバータ２あるいは３のローレベル出力
時、すなわちＮ−ＭＯＳＴ22あるいは32がＯＮ（低抵抗
状態，この時Ｐ−ＭＯＳＴ２１，３１はOFFすなわち高
抵抗状態である）の時の出力線路抵抗値が可変される。
なお、コンデンサ7,8としては、インバータ入力部に寄
生する浮遊容量を用いることも可能であり、この場合に
はあらためてコンデンサを付加する必要はない。
第１図の各部電圧波形を第２図に示す。第２図におい
て、入力パルス１が論理レベルの“０”レベルの時、Ｐ
−ＭＯＳＴ21がＯＮ，Ｎ−ＭＯＳＴ22はOFFとなり、イ
ンバータ３の入力端は、論理レベルの“１”レベルの電
圧値を有する電源ライン10に接続されるので、インバー
タ３の入力パルス９は“１”レベルになる。
て、入力パルス１が論理レベルの“０”レベルの時、Ｐ
−ＭＯＳＴ21がＯＮ，Ｎ−ＭＯＳＴ22はOFFとなり、イ
ンバータ３の入力端は、論理レベルの“１”レベルの電
圧値を有する電源ライン10に接続されるので、インバー
タ３の入力パルス９は“１”レベルになる。
この時、Ｐ−ＭＯＳＴ31はOFFし、Ｎ−ＭＯＳＴ32がＯ
Ｎするので、インバータ４の入力端はＮ−ＭＯＳＴ33を
介して“０”レベル電源ライン（第１図ではアース）に
接続され、インバータ４の入力パルス11は後に述べるレ
ベル変動過渡時間以後は“０”レベルになる。さらにこ
の時、Ｐ−ＭＯＳＴ41がＯＮ，Ｎ−ＭＯＳＴ42がOFFと
なり、出力パルス５は“１”レベルになる。
Ｎするので、インバータ４の入力端はＮ−ＭＯＳＴ33を
介して“０”レベル電源ライン（第１図ではアース）に
接続され、インバータ４の入力パルス11は後に述べるレ
ベル変動過渡時間以後は“０”レベルになる。さらにこ
の時、Ｐ−ＭＯＳＴ41がＯＮ，Ｎ−ＭＯＳＴ42がOFFと
なり、出力パルス５は“１”レベルになる。
次に、入力パルス１が“０”レベルから“１”レベルに
変化すると、Ｐ−ＭＯＳＴ21がOFF，Ｎ−ＭＯＳＴ22が
ＯＮし、パルス９はコンデンサ７とＮ−ＭＯＳＴ23の導
通抵抗とで決まる放電曲線を描いて“１”レベルから
“０”レベルに下降する。パルス９のレベルが、インバ
ータ３のしきい値レベル（一般にＣ−MOSでは“１”レ
ベルと“０”レベルの中心値近傍の電圧レベルを有す
る）を通過した時点で、Ｐ−ＭＯＳＴ31がＯＮ，Ｎ−Ｍ
ＯＳＴ32がOFFとなり、パルス11は“１”レベルとな
る。同時にパルス５は“０”レベルになる。以上の動作
によりパルス１の立上りエッジ（“０”レベルから
“１”レベルのレベル変動部）を時間ｔ1だけ遅らせた
パルス５が得られる。
変化すると、Ｐ−ＭＯＳＴ21がOFF，Ｎ−ＭＯＳＴ22が
ＯＮし、パルス９はコンデンサ７とＮ−ＭＯＳＴ23の導
通抵抗とで決まる放電曲線を描いて“１”レベルから
“０”レベルに下降する。パルス９のレベルが、インバ
ータ３のしきい値レベル（一般にＣ−MOSでは“１”レ
ベルと“０”レベルの中心値近傍の電圧レベルを有す
る）を通過した時点で、Ｐ−ＭＯＳＴ31がＯＮ，Ｎ−Ｍ
ＯＳＴ32がOFFとなり、パルス11は“１”レベルとな
る。同時にパルス５は“０”レベルになる。以上の動作
によりパルス１の立上りエッジ（“０”レベルから
“１”レベルのレベル変動部）を時間ｔ1だけ遅らせた
パルス５が得られる。
上記の後、パルス１が“１”レベルから“０”レベルに
変化すると、Ｐ−ＭＯＳＴ21がＯＮ，Ｎ−ＭＯＳＴ22が
OFFし、パルス９は即時に“０”レベルから“１”レベ
ルに変わる。この時、Ｐ−ＭＯＳＴ31がOFF，Ｎ−ＭＯ
ＳＴ32がＯＮとなり、パルス11はコンデンサ８とＮ−Ｍ
ＯＳＴ33の導通抵抗とで決まる放電曲線を描いて“１”
レベルから“０”レベルに下降する。パルス11のレベル
がインバータ４のしきい値レベルを通過した時点でパル
ス５が“０”レベルから“１”レベルに変化する。この
動作により、パルス１の立下りエッジ（“１”レベルか
ら“０”レベルのレベル変動部）が時間ｔ2だけ遅れて
パルス５に出力される。Ｎ−ＭＯＳＴ23，33は、そのゲ
ート端子の印加電圧６が高ければ高いほど導通抵抗が低
くなる特性を有するので、印加電圧を高くして放電曲線
を傾きを急峻にすることでｔ1，ｔ2を小さくするかまた
は印加電圧を低くして放電曲線の傾きを緩かにすること
でｔ1，ｔ2を大きくするような遅延時間の可変制御が可
能である。
変化すると、Ｐ−ＭＯＳＴ21がＯＮ，Ｎ−ＭＯＳＴ22が
OFFし、パルス９は即時に“０”レベルから“１”レベ
ルに変わる。この時、Ｐ−ＭＯＳＴ31がOFF，Ｎ−ＭＯ
ＳＴ32がＯＮとなり、パルス11はコンデンサ８とＮ−Ｍ
ＯＳＴ33の導通抵抗とで決まる放電曲線を描いて“１”
レベルから“０”レベルに下降する。パルス11のレベル
がインバータ４のしきい値レベルを通過した時点でパル
ス５が“０”レベルから“１”レベルに変化する。この
動作により、パルス１の立下りエッジ（“１”レベルか
ら“０”レベルのレベル変動部）が時間ｔ2だけ遅れて
パルス５に出力される。Ｎ−ＭＯＳＴ23，33は、そのゲ
ート端子の印加電圧６が高ければ高いほど導通抵抗が低
くなる特性を有するので、印加電圧を高くして放電曲線
を傾きを急峻にすることでｔ1，ｔ2を小さくするかまた
は印加電圧を低くして放電曲線の傾きを緩かにすること
でｔ1，ｔ2を大きくするような遅延時間の可変制御が可
能である。
ここで、Ｎ−ＭＯＳＴ23と33とに、同一の幾何学的形状
を有する半導体製造用マスクパターンを用いて製造され
たMOSトランジスタを用いれば、同一の制御電圧６を印
加した時、その導通抵抗値はほぼ同一となる。そこで、
コンデンサ７と８を、外付けコンデンサ等を用いて適宜
設定すれば、第１図の構成により、単一の制御電圧６を
用いて、ｔ1とｔ2とを同一に保ったままその時間量をコ
ントロールすることができる。
を有する半導体製造用マスクパターンを用いて製造され
たMOSトランジスタを用いれば、同一の制御電圧６を印
加した時、その導通抵抗値はほぼ同一となる。そこで、
コンデンサ７と８を、外付けコンデンサ等を用いて適宜
設定すれば、第１図の構成により、単一の制御電圧６を
用いて、ｔ1とｔ2とを同一に保ったままその時間量をコ
ントロールすることができる。
なお、第１図では、入力パルス１を遅延した出力パルス
５として、入力パルスの極性反転パルスを得る構成を示
したが、インバータ４の後段にさらに４と同様（ただし
コンデンサ８は不要）のインバータを追加するかまたは
インバータ４に代えて公知のインインバーティング論理
ゲートを用いる等により、入力パルスと同一極性の遅延
出力パルスを得ることも容易である。
５として、入力パルスの極性反転パルスを得る構成を示
したが、インバータ４の後段にさらに４と同様（ただし
コンデンサ８は不要）のインバータを追加するかまたは
インバータ４に代えて公知のインインバーティング論理
ゲートを用いる等により、入力パルスと同一極性の遅延
出力パルスを得ることも容易である。
第３図に、第１図のインバータ２および３に代えて用い
ることのできる出力線路抵抗可変論理ゲート回路の構成
例を示す。
ることのできる出力線路抵抗可変論理ゲート回路の構成
例を示す。
第３図はＰ−ＭＯＳＴ121，Ｎ−ＭＯＳＴ122 で構成さ
れるインバータで、Ｐ−ＭＯＳＴ121 ON 時（この時Ｎ
−ＭＯＳＴ 122はOFF ）の出力線路抵抗をＰ−ＭＯＳ
Ｔ123で可変するようにしたものである。パルス入力端
子を13，出力端子を14として、第１図の２および３にか
えて第３図の構成の回路を２構成用い、２構成に共通の
印加電圧６を与えて第１図と同様なパルス遅延時間のコ
ントロールが可能である。なお、この場合には、第２図
のパルス９，11の放電曲線に代えて充電曲線（パルス
９，11が“０”レベルから“１”レベルに変わる部分の
過渡波形特性）を変化させることにより遅延時間が制御
される。また、Ｐ−ＭＯＳＴ123はゲート端子印加電圧
が低いほどその導通抵抗値が低くなる特性を持つので、
印加電圧６が低いほど遅延時間が小さくなるような遅延
時間制御となる。
れるインバータで、Ｐ−ＭＯＳＴ121 ON 時（この時Ｎ
−ＭＯＳＴ 122はOFF ）の出力線路抵抗をＰ−ＭＯＳ
Ｔ123で可変するようにしたものである。パルス入力端
子を13，出力端子を14として、第１図の２および３にか
えて第３図の構成の回路を２構成用い、２構成に共通の
印加電圧６を与えて第１図と同様なパルス遅延時間のコ
ントロールが可能である。なお、この場合には、第２図
のパルス９，11の放電曲線に代えて充電曲線（パルス
９，11が“０”レベルから“１”レベルに変わる部分の
過渡波形特性）を変化させることにより遅延時間が制御
される。また、Ｐ−ＭＯＳＴ123はゲート端子印加電圧
が低いほどその導通抵抗値が低くなる特性を持つので、
印加電圧６が低いほど遅延時間が小さくなるような遅延
時間制御となる。
以上説明した様に、Ｐ−MOSトランジスタあるいはＮ−M
OS トランジスタのいずれか一方のみを線路抵抗制御素
子として用いることにより一つの制御電圧で遅延時間の
コントロールが可能になる。ただし、この場合、１ケ所
の出力線路の線路抵抗制御では、入力パルスの片方のパ
ルスエッジの遅延コントロールのみが有効に実行され、
他方のパルスエッジは遅延コントロールができないの
で、上述した実施例では、出力線路の２ケ所で線路抵抗
制御を行ない、一方の線路抵抗可能で入力パルスの立上
りエッジを、他方の線路抵抗可変で立下りエッジを遅延
コントロールするように構成し、入力パルスのパルス幅
を保存したままパルス遅延ができるようにしている。
OS トランジスタのいずれか一方のみを線路抵抗制御素
子として用いることにより一つの制御電圧で遅延時間の
コントロールが可能になる。ただし、この場合、１ケ所
の出力線路の線路抵抗制御では、入力パルスの片方のパ
ルスエッジの遅延コントロールのみが有効に実行され、
他方のパルスエッジは遅延コントロールができないの
で、上述した実施例では、出力線路の２ケ所で線路抵抗
制御を行ない、一方の線路抵抗可能で入力パルスの立上
りエッジを、他方の線路抵抗可変で立下りエッジを遅延
コントロールするように構成し、入力パルスのパルス幅
を保存したままパルス遅延ができるようにしている。
第４図は本発明によるパルス遅延回路の他の実施例を示
す回路図であって、18,19は出力線路抵抗可変の論理ゲ
ートであり、第１図の２、第３図に示したような回路ブ
ロック図である。
す回路図であって、18,19は出力線路抵抗可変の論理ゲ
ートであり、第１図の２、第３図に示したような回路ブ
ロック図である。
この実施例と第１図に示した実施例との相違点は出力線
路抵抗可変論理ゲート18と19との間に、ノンインバーテ
ィングゲート20を挿入したことである。第５図には、論
理ゲート18,19に第１図の2,3を用いた場合の動作波形を
示す。ノンインバーティングゲート20を挿入したことに
より、２段目の出力線路抵抗可変論理ゲート19には、パ
ルス９を波形整形したパルス９′が入力されることにな
るが、その他の動作は第２図と同様であり、出力線路抵
抗可変論理ゲート18で入力パルス１の立上りエッジが、
19で立下りエッジがそれぞれ遅延時間コントロールされ
る。
路抵抗可変論理ゲート18と19との間に、ノンインバーテ
ィングゲート20を挿入したことである。第５図には、論
理ゲート18,19に第１図の2,3を用いた場合の動作波形を
示す。ノンインバーティングゲート20を挿入したことに
より、２段目の出力線路抵抗可変論理ゲート19には、パ
ルス９を波形整形したパルス９′が入力されることにな
るが、その他の動作は第２図と同様であり、出力線路抵
抗可変論理ゲート18で入力パルス１の立上りエッジが、
19で立下りエッジがそれぞれ遅延時間コントロールされ
る。
第４図の構成は、Ｃ−MOS構造のLSIに本発明の回路を集
積する場合に特に好適である。この理由を以下に説明す
る。
積する場合に特に好適である。この理由を以下に説明す
る。
第４図のノンインバーティングゲート20の回路図を第６
図に示す。201,203はＰ−ＭＯＳＴ，202,204はＮ−ＭＯ
ＳＴであり、インバータの直列接続により構成される。
図に示す。201,203はＰ−ＭＯＳＴ，202,204はＮ−ＭＯ
ＳＴであり、インバータの直列接続により構成される。
ここで、ノンインバーティングゲートの入力部すなわち
Ｐ−MOST 201 ，Ｎ−ＭＯＳＴ202 で構成されるインバ
ータ部に第１図あるいは第４図４のインバータと同一の
幾何学形状に設計したものを用いれば、第４図のノンイ
ンバーティングゲート20の入力部浮遊容量とインバータ
４の入力部浮遊容量とをほぼ同一の容量値とすることが
できるので、LSI外部にコンデンサを接続してその容量
値を調整する等の必要なしに、入力パルスのパルス幅を
精度よく保ったパルス遅延が実現できる。
Ｐ−MOST 201 ，Ｎ−ＭＯＳＴ202 で構成されるインバ
ータ部に第１図あるいは第４図４のインバータと同一の
幾何学形状に設計したものを用いれば、第４図のノンイ
ンバーティングゲート20の入力部浮遊容量とインバータ
４の入力部浮遊容量とをほぼ同一の容量値とすることが
できるので、LSI外部にコンデンサを接続してその容量
値を調整する等の必要なしに、入力パルスのパルス幅を
精度よく保ったパルス遅延が実現できる。
第７図は本発明のパルス遅延回路のさらに他の実施例を
示す回路図であって、71,72は電圧比較増幅器、73,74は
基準電圧、75,76はＰ−ＭＯＳＴ、77，78はダイオード
である。
示す回路図であって、71,72は電圧比較増幅器、73,74は
基準電圧、75,76はＰ−ＭＯＳＴ、77，78はダイオード
である。
第７図において、電圧比較増幅器71,72は市販されてい
るバイポーラトランジスタを用いたものを利用しても良
い。衆知のように、電圧比較増幅器71,72は、そのマイ
ナス入力端子に基準電圧73,74を接続し、プラス入力端
子に入力パルスを加えればノンインバーティングゲート
として動作する。電圧比較増幅器71，Ｐ−ＭＯＳＴ75，
ダイオード77とで“１”レベル出力時の線路抵抗が可変
の１段目の線路抵抗可変論理ゲート，電圧比較増幅器7
2，Ｐ−ＭＯＳＴ76，ダイオード78とで“１”レベル出
力時の線路抵抗が可変の２段目の線路抵抗可変論理ゲー
トを構成する。
るバイポーラトランジスタを用いたものを利用しても良
い。衆知のように、電圧比較増幅器71,72は、そのマイ
ナス入力端子に基準電圧73,74を接続し、プラス入力端
子に入力パルスを加えればノンインバーティングゲート
として動作する。電圧比較増幅器71，Ｐ−ＭＯＳＴ75，
ダイオード77とで“１”レベル出力時の線路抵抗が可変
の１段目の線路抵抗可変論理ゲート，電圧比較増幅器7
2，Ｐ−ＭＯＳＴ76，ダイオード78とで“１”レベル出
力時の線路抵抗が可変の２段目の線路抵抗可変論理ゲー
トを構成する。
第７図に示した実施例の各部動作波形を第８図に示す。
電圧比較増幅器は入力パルス１と同一極性のパルスを出
力するが、Ｐ−ＭＯＳＴ75の導通抵抗が“１”レベル出
力時にのみ出力線路に挿入されるので、この抵抗とイン
バータ４′の入力部浮遊容量との積分特性により、イン
バータ４′の入力端パルス79は第８図79に示すように立
上り部がなまった波形となる。これをインバータ４′で
波形整形すると出力パルス80が得られ入力パルス１の立
上りエッジの遅延（時間ｔ1）が実現される。
電圧比較増幅器は入力パルス１と同一極性のパルスを出
力するが、Ｐ−ＭＯＳＴ75の導通抵抗が“１”レベル出
力時にのみ出力線路に挿入されるので、この抵抗とイン
バータ４′の入力部浮遊容量との積分特性により、イン
バータ４′の入力端パルス79は第８図79に示すように立
上り部がなまった波形となる。これをインバータ４′で
波形整形すると出力パルス80が得られ入力パルス１の立
上りエッジの遅延（時間ｔ1）が実現される。
同様にして、インバータ４の入力端パルス81は電圧比較
増幅器72の入力パルス80の立上りエッジをなまらせた波
形となるので、これをインバータ４で波形整形すれば、
入力パルス１の立下りエッジの遅延（時間ｔ2）が実現
され、出力パルス５は第８図５の波形となる。
増幅器72の入力パルス80の立上りエッジをなまらせた波
形となるので、これをインバータ４で波形整形すれば、
入力パルス１の立下りエッジの遅延（時間ｔ2）が実現
され、出力パルス５は第８図５の波形となる。
第７図の構成例にても、線路抵抗可変にＰ−ＭＯＳＴの
みを用いることができるので、単一の制御電圧６で遅延
コントロールが可能である。なお、線路抵抗可変素子と
してＰ−ＭＯＳＴ75,76に変えてＮ−ＭＯＳＴを用い、
ダイオード77,78を第７図図示と逆方向に入れるか、あ
るいは第３図(b)に示すＮ−ＭＯＳＴとＰ−ＭＯＳＴの
並列接続を用いる等も可能である。
みを用いることができるので、単一の制御電圧６で遅延
コントロールが可能である。なお、線路抵抗可変素子と
してＰ−ＭＯＳＴ75,76に変えてＮ−ＭＯＳＴを用い、
ダイオード77,78を第７図図示と逆方向に入れるか、あ
るいは第３図(b)に示すＮ−ＭＯＳＴとＰ−ＭＯＳＴの
並列接続を用いる等も可能である。
以上説明した第１図，第４図，第７図の実施例は、いず
れも出力線路抵抗可変論理ゲートを２ケ用いた例である
が、２以上の偶数個の出力線路抵抗可変論理ゲートを用
い、その半数で入力パルスの立上りエッジを、残りの半
数で入力パルスの立上りエッジを遅延コントロールする
ように構成すれば、線路抵抗可変素子としてＰ−ＭＯＳ
ＴあるいはＮ−ＭＯＳＴのいずれか一方を用いて、すな
わち、単一の遅延時間制御電圧により、パルスを保存し
たパルス遅延制御が可能になる。
れも出力線路抵抗可変論理ゲートを２ケ用いた例である
が、２以上の偶数個の出力線路抵抗可変論理ゲートを用
い、その半数で入力パルスの立上りエッジを、残りの半
数で入力パルスの立上りエッジを遅延コントロールする
ように構成すれば、線路抵抗可変素子としてＰ−ＭＯＳ
ＴあるいはＮ−ＭＯＳＴのいずれか一方を用いて、すな
わち、単一の遅延時間制御電圧により、パルスを保存し
たパルス遅延制御が可能になる。
以上説明したように、本発明によれば、MOSトランジス
タを用いて該MOSトランジスタの挿入された偶数個の出
力線路のうちの半数の出力線路上で入力パルスの一方の
パルスエッジの伝送時の出力線路抵抗値を、残りの半数
の出力線路で上記入力パルスの他方のパルスエッジの伝
送時の出力線路抵抗値を変化するようにしたので、入力
パルスのパルス幅を精度よく保ったままでパルス遅延が
できるので、単一の制御電圧によるパルス遅延時間制御
が可能で、また、電圧比較器を必須構成要素とせず、簡
単な回路構成で実現可能であり、さらに、全回路をＣ−
MOSプロセスで実現することも可能であって、Ｃ−MOS構
造のLSIへの集積にとくに有利で、上記従来技術の欠点
を除いて優れた機能のパルス遅延回路を提供することが
できる。
タを用いて該MOSトランジスタの挿入された偶数個の出
力線路のうちの半数の出力線路上で入力パルスの一方の
パルスエッジの伝送時の出力線路抵抗値を、残りの半数
の出力線路で上記入力パルスの他方のパルスエッジの伝
送時の出力線路抵抗値を変化するようにしたので、入力
パルスのパルス幅を精度よく保ったままでパルス遅延が
できるので、単一の制御電圧によるパルス遅延時間制御
が可能で、また、電圧比較器を必須構成要素とせず、簡
単な回路構成で実現可能であり、さらに、全回路をＣ−
MOSプロセスで実現することも可能であって、Ｃ−MOS構
造のLSIへの集積にとくに有利で、上記従来技術の欠点
を除いて優れた機能のパルス遅延回路を提供することが
できる。
第１図は本発明によるパルス遅延回路の一実施例を示す
回路図、第２図は第１図の各部動作波形図、第３図は出
力線路抵抗可変論理ゲートの第１図とは異なる実施例の
回路図、第４図は本発明によるパルス遅延回路の他の実
施例のブロック図、第５図は第４図の各部動作波形図、
第６図は第４図のノンインバーティングゲートの回路
図、第７図は本発明によるパルス遅延回路の更に他の実
施例のブロック図、第８図は第７図の各部動作波形図で
ある。 １……入力パルス 2,3,18,19……出力線路抵抗可変論理ゲート 4,4′……インバータ ５……出力パルス 21,31,41……ＰチャンネルMOSトランジスタ 22,32,42……ＮチャンネルMOSトランジスタ
回路図、第２図は第１図の各部動作波形図、第３図は出
力線路抵抗可変論理ゲートの第１図とは異なる実施例の
回路図、第４図は本発明によるパルス遅延回路の他の実
施例のブロック図、第５図は第４図の各部動作波形図、
第６図は第４図のノンインバーティングゲートの回路
図、第７図は本発明によるパルス遅延回路の更に他の実
施例のブロック図、第８図は第７図の各部動作波形図で
ある。 １……入力パルス 2,3,18,19……出力線路抵抗可変論理ゲート 4,4′……インバータ ５……出力パルス 21,31,41……ＰチャンネルMOSトランジスタ 22,32,42……ＮチャンネルMOSトランジスタ
Claims (1)
- 【請求項１】少なくとも３個の論理ゲートを直列に接続
して成り、 その初段の論理ゲートに、第１の論理レベルと第２の論
理レベルで構成される入力パルスの、前記第１の論理レ
ベルの印加が開始されると、初段の論理ゲートと次段の
論理ゲートとの間で、後者から前者への一方向性の電流
が負方向電流として流れ、続いて次段の論理ゲートと次
々段の論理ゲートとの間で、前者から後者への一方向性
の電流が正方向電流として流れ、以下、以後の各段間に
おいて、同様に電流方向を反転させながら電流が流れる
ことにより、最終段の論理ゲート出力において、前記第
１の論理レベルの印加開始タイミングの遅延を得、 前記初段の論理ゲートへ、前記入力パルスの第２の論理
レベルの印加が開始されると、初段の論理ゲートと次段
の論理ゲートとの間で、前者から後者への一方向性の電
流が正方向電流として流れ、続いて次段の論理ゲートと
次々段の論理ゲートとの間で、後者から前者への一方向
性の電流が負方向電流として流れ、以下、以後の各段間
において、同様に電流方向を反転させながら電流が流れ
ことにより、最終段の論理ゲート出力において、前記第
２の論理レベルの印加開始タイミングの遅延を得、 その結果として最終段の論理ゲート出力から、遅延出力
パルスを取り出すようにしたパルス遅延回路において、 前記負方向電流の流れる、全部で偶数個ある段間の経路
に、ＮチャンネルＭＯＳトランジスタを直列に挿入接続
するか、又は前記正方向電流の流れる、全部で偶数個あ
る段間の経路にＰチャンネルＭＯＳトランジスタを直列
に挿入接続し、 直列に挿入接続された前記すべてのＭＯＳトランジスタ
のゲート端子を共通の電圧に接続し、該共通電圧の値を
制御することにより、 前記ＭＯＳトランジスタを直列に挿入接続された全部で
偶数個ある段間経路のうち、その半数の経路で、前記入
力パルスの第１の論理レベルの印加開始タイミング遅延
制御のための抵抗値制御を行い、残りの半数の経路で、
前記入力パルスの第２の論理レベルの印加開始タイミン
グ遅延制御のための抵抗値制御を行って、前記遅延出力
パルスの遅延量を制御することを特徴とするパルス遅延
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088576A JPH0622318B2 (ja) | 1985-04-26 | 1985-04-26 | パルス遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088576A JPH0622318B2 (ja) | 1985-04-26 | 1985-04-26 | パルス遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61248614A JPS61248614A (ja) | 1986-11-05 |
| JPH0622318B2 true JPH0622318B2 (ja) | 1994-03-23 |
Family
ID=13946678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60088576A Expired - Lifetime JPH0622318B2 (ja) | 1985-04-26 | 1985-04-26 | パルス遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622318B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8878715B2 (en) | 2012-08-24 | 2014-11-04 | Kabushiki Kaisha Toshiba | Time-to-digital converting circuit and digital-to-time converting circuit |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2680810B2 (ja) * | 1986-11-27 | 1997-11-19 | 日本電気アイシーマイコンシステム株式会社 | 遅延回路 |
| JPS63217820A (ja) * | 1987-03-06 | 1988-09-09 | Nec Corp | Ｃｍｏｓ遅延回路 |
| US4783643A (en) * | 1987-10-05 | 1988-11-08 | Ge Company | Impedance transforming circuit for multibit parallel digital circuits |
| JPH02131012A (ja) * | 1988-11-10 | 1990-05-18 | Mitsubishi Electric Corp | 遅延回路 |
| JPH02189020A (ja) * | 1989-01-18 | 1990-07-25 | Mitsubishi Electric Corp | 遅延素子 |
| JPH0332113A (ja) * | 1989-06-28 | 1991-02-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2985673B2 (ja) * | 1994-06-27 | 1999-12-06 | ヤマハ株式会社 | 遅延回路 |
| US7756664B2 (en) * | 2007-03-21 | 2010-07-13 | Advantest Corporation | Test apparatus and measurement circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637726B2 (ja) * | 1973-08-11 | 1981-09-02 | ||
| JPS5339048A (en) * | 1976-09-22 | 1978-04-10 | Nec Corp | Delay circuit |
-
1985
- 1985-04-26 JP JP60088576A patent/JPH0622318B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8878715B2 (en) | 2012-08-24 | 2014-11-04 | Kabushiki Kaisha Toshiba | Time-to-digital converting circuit and digital-to-time converting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61248614A (ja) | 1986-11-05 |
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