JPS588616B2 - 電荷蓄積体充放電回路 - Google Patents
電荷蓄積体充放電回路Info
- Publication number
- JPS588616B2 JPS588616B2 JP49102503A JP10250374A JPS588616B2 JP S588616 B2 JPS588616 B2 JP S588616B2 JP 49102503 A JP49102503 A JP 49102503A JP 10250374 A JP10250374 A JP 10250374A JP S588616 B2 JPS588616 B2 JP S588616B2
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- Japan
- Prior art keywords
- charge
- transistor
- charge storage
- circuit
- complementary
- Prior art date
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- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は電荷蓄積体の充放電回路に関するものである。
漏洩電流の極めて少ない電荷蓄積体は、その積分効果を
タイマ等に利用することができる。
タイマ等に利用することができる。
このような目的に電荷蓄積体を用いる場合には初期荷電
流の迅速な設定機構と定電流充放電機構が必要であり、
これらの機構を電荷蓄積体に接続した場合にその漏洩電
流が増加しないことが主要条件である。
流の迅速な設定機構と定電流充放電機構が必要であり、
これらの機構を電荷蓄積体に接続した場合にその漏洩電
流が増加しないことが主要条件である。
機械的スイッチをこれらの機構中に使用すると、比較的
容易に所要条件を満足させられるが、タイマ動作を電気
的に制御するのが厄介になる。
容易に所要条件を満足させられるが、タイマ動作を電気
的に制御するのが厄介になる。
本発明は従来に於ける上記事情に鑑みてなされたもので
あり、従って本発明の目的は広い温度範囲にわたって機
械的スイッチと同等以上の性能を維持できると共に制御
の容易な半導体制御回路を提供することにある。
あり、従って本発明の目的は広い温度範囲にわたって機
械的スイッチと同等以上の性能を維持できると共に制御
の容易な半導体制御回路を提供することにある。
本発明によれば、任意の相補回路および該相補回路中の
相補性素子の順序を入替えた形の他の相補回路の電気的
中性点を相互に接続し、これを出力端子とする複合相補
回路を電荷蓄積体の制御に用いる際に、制御入力回路中
に前記電荷蓄積体を含む相補回路を前記電荷蓄積体の初
期荷電量を設定するために使用し、制御入力回路中に前
記電荷蓄積体を含まない相補回路を時限作用を目的とし
た電荷蓄積体の充放電に用いることを特徴とする電荷蓄
積体充放電回路が得られる。
相補性素子の順序を入替えた形の他の相補回路の電気的
中性点を相互に接続し、これを出力端子とする複合相補
回路を電荷蓄積体の制御に用いる際に、制御入力回路中
に前記電荷蓄積体を含む相補回路を前記電荷蓄積体の初
期荷電量を設定するために使用し、制御入力回路中に前
記電荷蓄積体を含まない相補回路を時限作用を目的とし
た電荷蓄積体の充放電に用いることを特徴とする電荷蓄
積体充放電回路が得られる。
次に本発明をその良好な一実施例について添付図面を参
照しながら具体的に説明しよう。
照しながら具体的に説明しよう。
図面は本発明に係る電荷蓄積体充放電回路の一実施例を
示す回路図であり、図に於いて、参照番号１０は例えば
蓄電池、蓄電器等の電荷蓄積体であり、該電荷蓄積体１
０の第１電極１１は複合相補増幅回路２０の中点２３に
、第２電極１２はＧＮＤ（接地）電位に夫々接続されて
いる。
示す回路図であり、図に於いて、参照番号１０は例えば
蓄電池、蓄電器等の電荷蓄積体であり、該電荷蓄積体１
０の第１電極１１は複合相補増幅回路２０の中点２３に
、第２電極１２はＧＮＤ（接地）電位に夫々接続されて
いる。
第３電極１３は荷電量の検出用として設けられるもので
あり、第１電極１１に等しい電圧を発生するが、その内
部インピーダンスは極めて大きい。
あり、第１電極１１に等しい電圧を発生するが、その内
部インピーダンスは極めて大きい。
複合相補回路２０はトランジスタＱ１及びＱ２から成る
初期荷電量設定用相補段２１とトランジスタＱ３及びＱ
４から成る定電流充放電相補段２２により構成され、各
々の中点、即ちトランジスタＱ１，Ｑ２の夫々のソース
電極の結合点及びトランジスタＱ３，Ｑ４の夫々のドレ
イン電極の結合点は共通に接続され中性点２３を形成し
ている。
初期荷電量設定用相補段２１とトランジスタＱ３及びＱ
４から成る定電流充放電相補段２２により構成され、各
々の中点、即ちトランジスタＱ１，Ｑ２の夫々のソース
電極の結合点及びトランジスタＱ３，Ｑ４の夫々のドレ
イン電極の結合点は共通に接続され中性点２３を形成し
ている。
中性点２３は複合相補回路２０の出力端子となる。
トランジスタＱｔのドレインとトランジスタＱ３のソー
スは電源Ｅ１が結合された端子２４に夫々接続されてお
り、他方トランジスタＱ２のドレインとトランジスタＱ
４のソースは電源Ｅ２が結合されている端子２５に夫々
接続されている。
スは電源Ｅ１が結合された端子２４に夫々接続されてお
り、他方トランジスタＱ２のドレインとトランジスタＱ
４のソースは電源Ｅ２が結合されている端子２５に夫々
接続されている。
端子２４，２５との間には、中性端子がトランジスタＱ
３のゲートに結合された可変抵抗器ＶＲ１及び中性端子
がトランジスタＱ４のゲートに結合された可変抵抗器Ｖ
Ｒ２が直列に接続されている。
３のゲートに結合された可変抵抗器ＶＲ１及び中性端子
がトランジスタＱ４のゲートに結合された可変抵抗器Ｖ
Ｒ２が直列に接続されている。
複合相補増幅回路２０は例えば集積回路技術を使用して
製造されるものであり、ＮチャンネルＦＥＴトランジス
タＱ１とＱ４、或いはＰチャンネルＦＥＴトランジスタ
Ｑ２とＱ３の電気的および熱的特性はよく揃えることが
できる。
製造されるものであり、ＮチャンネルＦＥＴトランジス
タＱ１とＱ４、或いはＰチャンネルＦＥＴトランジスタ
Ｑ２とＱ３の電気的および熱的特性はよく揃えることが
できる。
相補段２１は制御入力回路中に電荷蓄積体１０を含む回
路であり、他方相補段２２は制御入力回路中に電荷蓄積
体１０を含まない回路である。
路であり、他方相補段２２は制御入力回路中に電荷蓄積
体１０を含まない回路である。
各ＭＯＳトランジスタのゲートに制御信号が存在しない
時第１電極１１と中性点２３を結ぶ回路に流れる電流は
、電荷蓄積体１０に対する外付回路としての漏洩電流と
なるから、この場合には、漏洩電流Ｉ６＝ＯｎＡになる
ことが望ましい。
時第１電極１１と中性点２３を結ぶ回路に流れる電流は
、電荷蓄積体１０に対する外付回路としての漏洩電流と
なるから、この場合には、漏洩電流Ｉ６＝ＯｎＡになる
ことが望ましい。
今日ではドレインリーク電流（トランジスタＱ１，Ｑ２
Ｑ３，Ｑ４のドレインリーク電流を夫々ｉｄｓｓ１，ｉ
ｄｓｓ２，ｉｄｓｓ３，ｉｄｓｓ４とする）が、ｉｄｓ
ｓ１＝ｉｄｓｓ４ ｉｄｓｓ３＝ｉｄｓｓ２ ∴ｉｄｓｓ１＋ｉｄｓｓ３＝ｉｄｓｓ４＋ｉｄｓｓ２と
なるような集積回路素子は容易に実現され、中性点２３
の電位をＧＮＤ電位と等しくすることができるので、第
１電極１１と第２電極１２は同電位になり、たとえＦＥ
Ｔトランジスタ自体にリーク電流があっても電荷蓄積素
子１０の負荷とはならない。
Ｑ３，Ｑ４のドレインリーク電流を夫々ｉｄｓｓ１，ｉ
ｄｓｓ２，ｉｄｓｓ３，ｉｄｓｓ４とする）が、ｉｄｓ
ｓ１＝ｉｄｓｓ４ ｉｄｓｓ３＝ｉｄｓｓ２ ∴ｉｄｓｓ１＋ｉｄｓｓ３＝ｉｄｓｓ４＋ｉｄｓｓ２と
なるような集積回路素子は容易に実現され、中性点２３
の電位をＧＮＤ電位と等しくすることができるので、第
１電極１１と第２電極１２は同電位になり、たとえＦＥ
Ｔトランジスタ自体にリーク電流があっても電荷蓄積素
子１０の負荷とはならない。
電荷蓄積素子１０の制御素子としては素子自体のリーク
電流がバイポーラ素子に比して小さいエンハンスメント
ＦＥＴトランジスタを用いるのは当然のことであるが、
本発明の特徴は特性上のバランスを図るために投入され
た４個のＦＥＴトランジスタ全部を電荷蓄積素子１０の
充放電に使用せず２個を一組として各組毎にその用途を
限定することにある。
電流がバイポーラ素子に比して小さいエンハンスメント
ＦＥＴトランジスタを用いるのは当然のことであるが、
本発明の特徴は特性上のバランスを図るために投入され
た４個のＦＥＴトランジスタ全部を電荷蓄積素子１０の
充放電に使用せず２個を一組として各組毎にその用途を
限定することにある。
尚エンハンスメント型のみならずデプレツションモード
のトランジスタでもバイアス電圧を適当に加えることに
より使用し得ることは勿論である。
のトランジスタでもバイアス電圧を適当に加えることに
より使用し得ることは勿論である。
次に動作について説明するに、トランジスタＱ１とＱ２
の各ソース端子は中性点２３、電荷蓄積素子１０を経て
ＧＮＤに接続されている。
の各ソース端子は中性点２３、電荷蓄積素子１０を経て
ＧＮＤに接続されている。
従って一番はじめの状態では電荷蓄積素子１０は荷電量
が零の電池と考えてもよいので、トランジスタＱ１とＱ
２の各ソース端子は電荷蓄積素子１０のわずかな内部抵
抗を通じてＧＮＤに達する。
が零の電池と考えてもよいので、トランジスタＱ１とＱ
２の各ソース端子は電荷蓄積素子１０のわずかな内部抵
抗を通じてＧＮＤに達する。
トランジスタＱ１のゲートとソース間に閾値電圧より充
分大きいスイッチング電圧を加えるとトランジスタＱ１
は“ＯＮ”になり急速に電荷蓄積素子１０を充電する。
分大きいスイッチング電圧を加えるとトランジスタＱ１
は“ＯＮ”になり急速に電荷蓄積素子１０を充電する。
即ち、電荷蓄積体１０は“ＯＮ”トランジスタＱ１ドレ
イン、ソース及び中性点２３を通して電源Ｅ１によって
充電される。
イン、ソース及び中性点２３を通して電源Ｅ１によって
充電される。
そこで第１電極１１のＧＮＤに対する電位が充電量（充
電電流と充電時間の積）に比例して増大していく。
電電流と充電時間の積）に比例して増大していく。
この電位はトランジスタＱ１に負帰還されて該トランジ
スタＱ１のドレイン電流を減少させるような方向に働く
ので、時間とともにトランジスタＱ１のドレイン電流が
減少していく。
スタＱ１のドレイン電流を減少させるような方向に働く
ので、時間とともにトランジスタＱ１のドレイン電流が
減少していく。
しかしながらＱ１のゲートとＧＮＤ間に加える電位が電
荷蓄積素子１０の発生する電位より充分大きくできるな
らば、この影響は無視することができ従ってその際には
充電（数ミリアンペア程度）は急速に進行する。
荷蓄積素子１０の発生する電位より充分大きくできるな
らば、この影響は無視することができ従ってその際には
充電（数ミリアンペア程度）は急速に進行する。
過充電の場合にはトランジスタＱ２のゲートとＧＮＤと
の間にトランジスタＱ１のゲートとは逆極性のスイッチ
ング電圧を与えトランジスタＱ２を“ＯＮ”にし、電荷
蓄積体１０の電荷を放電すればよい。
の間にトランジスタＱ１のゲートとは逆極性のスイッチ
ング電圧を与えトランジスタＱ２を“ＯＮ”にし、電荷
蓄積体１０の電荷を放電すればよい。
これらの操作により初期荷電量を迅速に設定することが
できる。
できる。
タイマ作用は定電流源を用いて電荷蓄積素子１０の荷電
量を変化させることにより生じる。
量を変化させることにより生じる。
トランジスタＱ１またはＱ２に定電流性が期待できない
ことは電荷蓄積体１０の充電による負帰還作用ノ如くす
でに説明した通りであるから、各々のソースが正極性又
は負極性の電源ラインに直接接続されたＦＥＴトランジ
スタＱ３とＱ４を定電流充放電相補段として用い、各々
のゲート電位を可変抵抗器ＶＲ１及びＶＲ２により微細
に調整し定電流値を設定する。
ことは電荷蓄積体１０の充電による負帰還作用ノ如くす
でに説明した通りであるから、各々のソースが正極性又
は負極性の電源ラインに直接接続されたＦＥＴトランジ
スタＱ３とＱ４を定電流充放電相補段として用い、各々
のゲート電位を可変抵抗器ＶＲ１及びＶＲ２により微細
に調整し定電流値を設定する。
この電流値をマイクロアンペア程度にして数時間の時限
装置を作ることは容易である。
装置を作ることは容易である。
一例としてトランジスタＱ４のドレイン電流を一定値に
し、且つトランジスタＱ１，Ｑ２，Ｑ３を“ＯＦＦ”に
して、電荷蓄積素子１０にある電荷を放電して行く。
し、且つトランジスタＱ１，Ｑ２，Ｑ３を“ＯＦＦ”に
して、電荷蓄積素子１０にある電荷を放電して行く。
その際電流は中点端子２３、可変抵抗器ＶＲ２によって
設定されたトランジスタＱ４の内部抵抗及び電源Ｅ２を
通して定電流で放電する。
設定されたトランジスタＱ４の内部抵抗及び電源Ｅ２を
通して定電流で放電する。
荷電量が零すなわち第３電極１３の電位が０Ｖになった
時間を検出すれば、この検出された時間が例えばタイマ
の時間となることは言うまでもない。
時間を検出すれば、この検出された時間が例えばタイマ
の時間となることは言うまでもない。
作動時間を変更したい場合には初期荷電量を調節するの
が普通である。
が普通である。
長時間タイマとしてはトランジスタＱ３またはＱ４のド
レイン電流は微少で定電流性を有することが要求される
が、本発明に於いては定電流特性を有するＦＥＴトラン
ジスタが使用されており、その定電流特性によって電源
電圧の変動が吸収され、且つ温度変化に基づくリーク電
流の変化は回路的に相殺されるから所要の充放電電流精
度を維持しうる。
レイン電流は微少で定電流性を有することが要求される
が、本発明に於いては定電流特性を有するＦＥＴトラン
ジスタが使用されており、その定電流特性によって電源
電圧の変動が吸収され、且つ温度変化に基づくリーク電
流の変化は回路的に相殺されるから所要の充放電電流精
度を維持しうる。
本実施例の如く、複合相補制御回路において充放電電流
が大きく精度の要求されない初期荷電量の設定には制御
入力回路に電荷蓄積体１０を含む相補段２１を用い、充
放電電流値の長時間安定性が要求される時限用には相補
性素子の接続順序を入替えた形式のしかも制御入力回路
中に電荷蓄積体１０を含まない相補段２２を用いること
によって、機械的スイッチでは望めない定電流特性及び
電気的遠隔操作性を容易に得ることができる。
が大きく精度の要求されない初期荷電量の設定には制御
入力回路に電荷蓄積体１０を含む相補段２１を用い、充
放電電流値の長時間安定性が要求される時限用には相補
性素子の接続順序を入替えた形式のしかも制御入力回路
中に電荷蓄積体１０を含まない相補段２２を用いること
によって、機械的スイッチでは望めない定電流特性及び
電気的遠隔操作性を容易に得ることができる。
以上本発明はその良好な一実施例について説明されたが
、それは単なる例示的なものであって、ここで示された
実施例によってのみ本発明が限定されるものでないこと
は勿論である。
、それは単なる例示的なものであって、ここで示された
実施例によってのみ本発明が限定されるものでないこと
は勿論である。
図面は本発明に係る電荷蓄積体充放電回路の一実施例を
示す回路図である。 Ｑ１〜Ｑ４・・・・・・トランジスタ、Ｅ１，Ｅ２・・
・・・・電源、１０・・・・・・電荷蓄積体、１１〜１
３・・・・・・電極、２０・・・・・・複合相補増幅回
路、２１・・・・・・初期荷電量設定用相補段、２２・
・・・・・定電流充放電相補段、２３，２４・・・・・
・端子。
示す回路図である。 Ｑ１〜Ｑ４・・・・・・トランジスタ、Ｅ１，Ｅ２・・
・・・・電源、１０・・・・・・電荷蓄積体、１１〜１
３・・・・・・電極、２０・・・・・・複合相補増幅回
路、２１・・・・・・初期荷電量設定用相補段、２２・
・・・・・定電流充放電相補段、２３，２４・・・・・
・端子。
Claims (1)
- １ 一導電型式の第１トランジスタおよび他導電型式の
第２トランジスタを直列接続してなる第１の相補回路と
、一導電型式の第３トランジスタおよび他導電型式の第
４トランジスタを直列接続してなる第２の相補回路とを
並列に接続すると共に前記第１および第２トランジスタ
の直列接続点ならびに前記第３および第４トランジスタ
の直列接続点を結合し、その結合点に電荷蓄積体を接続
して、前記第１の相補回路を前記電荷蓄積体の初期電荷
量設定用として利用し、前記第２の相補回路を前記電荷
蓄積体の定電流による充放電用として利用することを特
徴とする電荷蓄積体充放電回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49102503A JPS588616B2 (ja) | 1974-09-07 | 1974-09-07 | 電荷蓄積体充放電回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49102503A JPS588616B2 (ja) | 1974-09-07 | 1974-09-07 | 電荷蓄積体充放電回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5130466A JPS5130466A (ja) | 1976-03-15 |
| JPS588616B2 true JPS588616B2 (ja) | 1983-02-16 |
Family
ID=14329196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49102503A Expired JPS588616B2 (ja) | 1974-09-07 | 1974-09-07 | 電荷蓄積体充放電回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588616B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538541A (en) * | 1978-09-11 | 1980-03-18 | Konishiroku Photo Ind Co Ltd | Processing method of silver halide color photographic material |
| JPS5819540U (ja) * | 1981-07-29 | 1983-02-07 | パイオニア株式会社 | 時限回路 |
-
1974
- 1974-09-07 JP JP49102503A patent/JPS588616B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5130466A (ja) | 1976-03-15 |
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