JPS60224329A - Ｍｏｓ集積回路素子の入力回路 - Google Patents
Ｍｏｓ集積回路素子の入力回路Info
- Publication number
- JPS60224329A JPS60224329A JP59080909A JP8090984A JPS60224329A JP S60224329 A JPS60224329 A JP S60224329A JP 59080909 A JP59080909 A JP 59080909A JP 8090984 A JP8090984 A JP 8090984A JP S60224329 A JPS60224329 A JP S60224329A
- Authority
- JP
- Japan
- Prior art keywords
- input circuit
- fet11
- signal
- input
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明はＭＯ８集積回路素子の入力回路の改良に関し、
更に詳細には入力回路の遅延特性を改善するようにした
ものである。
更に詳細には入力回路の遅延特性を改善するようにした
ものである。
〈発明の技術的背景とその問題点〉
従来より用いられているＭＯ５集積回路素子の入力回路
は例／ｌば第３図または第４図に示すように構成されて
いる。
は例／ｌば第３図または第４図に示すように構成されて
いる。
第３図は従来から用いられているスタティック型入力回
路の構成を示す回路図である。
路の構成を示す回路図である。
第３図において１はデプレッション型ＭＯ８電界効果ト
ランジスタ（以下、ＤＭＯ５ＦＥＴと略記する）、２〜
４はそれぞれエンハンスメント型ＭＯ８電界効果トラン
ジスタ（以下、ＥＭＯ５ＦＥＴと略記する）である。ま
たφＩＮは入力信号、φ。ＵＴｔｆ′ｉは入力信号φ１
Ｎに対して極性が反転された出力信号である。
ランジスタ（以下、ＤＭＯ５ＦＥＴと略記する）、２〜
４はそれぞれエンハンスメント型ＭＯ８電界効果トラン
ジスタ（以下、ＥＭＯ５ＦＥＴと略記する）である。ま
たφＩＮは入力信号、φ。ＵＴｔｆ′ｉは入力信号φ１
Ｎに対して極性が反転された出力信号である。
ンｔｒＸＭｒワｎＩ／ｒ−」Ｊ−停止／Ｉ”＋ １ も
開＋）々＋ｙ 、＞−＋ａ ２７力信号と出力信号間の
遅延時間ｔｄと電源電圧ＶＣＣの関係を第５図のグラフ
７に示している。
開＋）々＋ｙ 、＞−＋ａ ２７力信号と出力信号間の
遅延時間ｔｄと電源電圧ＶＣＣの関係を第５図のグラフ
７に示している。
この第５図（グラフ７）からも明らかなように第３図に
示した回路の特長は、電源電圧Ｖｃｃの変化に対して入
出力信号間の遅延時間ｔｄの変化が小さいことであるが
、一方で、入力信号φ□、が高レベルのときにＥＭＯ３
ＦＥＴ １、ＥＭＯ８ＦＥＴ２およびＥＭＯ５ＦＥＴ３
を通して電流が常に流れるために消費電力が大きいとい
う欠点を有して贋る。
示した回路の特長は、電源電圧Ｖｃｃの変化に対して入
出力信号間の遅延時間ｔｄの変化が小さいことであるが
、一方で、入力信号φ□、が高レベルのときにＥＭＯ３
ＦＥＴ １、ＥＭＯ８ＦＥＴ２およびＥＭＯ５ＦＥＴ３
を通して電流が常に流れるために消費電力が大きいとい
う欠点を有して贋る。
一方、第４図は、同様に従来から用いられているダイナ
ミック型入力回路の構成を示す回路図である。
ミック型入力回路の構成を示す回路図である。
第４図において、２〜６はそれぞれＥＭＯ８ＦＥＴで構
成されており、また１５はブースト用容量である。また
φいは能動信号であり、この能動信号φ□が入力されて
いる能動期間のみ入力信号φ□、に応じて極性が反転さ
れた出力がφ。ＵＴに出力される。
成されており、また１５はブースト用容量である。また
φいは能動信号であり、この能動信号φ□が入力されて
いる能動期間のみ入力信号φ□、に応じて極性が反転さ
れた出力がφ。ＵＴに出力される。
このような第４図に示した従来の入力回路において、能
動信号φよが低レベルである待機時においては、ＥＭＯ
５ＦＥＴ６が遮断されているために回路に電流が流れず
、低消費電力化が計れることになる。しかし、この第４
図に示した従来の入力回路では、入出力信号間における
遅延時間ｔｄは電源電圧Ｖｃｃに大きく依存し、第５図
のグラフ８に示すごとく、電源電圧が低くなると極端に
遅延特性が悪化するという欠点を有している。
動信号φよが低レベルである待機時においては、ＥＭＯ
５ＦＥＴ６が遮断されているために回路に電流が流れず
、低消費電力化が計れることになる。しかし、この第４
図に示した従来の入力回路では、入出力信号間における
遅延時間ｔｄは電源電圧Ｖｃｃに大きく依存し、第５図
のグラフ８に示すごとく、電源電圧が低くなると極端に
遅延特性が悪化するという欠点を有している。
〈発明の目的〉
本発明は上記従来の問題点に鑑みて成されたものであり
、低消費電力でしかも入出力遅延特性の優れたＭＯ３集
積回路素子の入力回路を提供することを目的とし、この
目的を達成するため、本発明のＭＯ５集積回路素子の入
力回路はゲートに電源が接続されたドレインに第１の能
動信号が与えられる第１０ＥＭＯ５ＦＥＴと、ドレイン
に電源が接続された第２のＥＭＯ５ＦＥＴと、ゲートと
ソースとが接続されたＤＭＯ５ＦＥＴとを備え、上記の
第１のＥＭＯ５ＦＥＴのソースと上記の第２のＥＭＯ３
ＦＥＴのゲートとを接続し、上記の第“２のＥＭＯ５Ｆ
ＥＴのソースと上記のＤＭＯ５ＦＥＴのドレインを接続
し、上記の第２のＥＭＯ５ＦＥＴのテートと第２の能動
信号との間にブースト容量を接続して構成された負荷を
備えるように構成さｈている。
、低消費電力でしかも入出力遅延特性の優れたＭＯ３集
積回路素子の入力回路を提供することを目的とし、この
目的を達成するため、本発明のＭＯ５集積回路素子の入
力回路はゲートに電源が接続されたドレインに第１の能
動信号が与えられる第１０ＥＭＯ５ＦＥＴと、ドレイン
に電源が接続された第２のＥＭＯ５ＦＥＴと、ゲートと
ソースとが接続されたＤＭＯ５ＦＥＴとを備え、上記の
第１のＥＭＯ５ＦＥＴのソースと上記の第２のＥＭＯ３
ＦＥＴのゲートとを接続し、上記の第“２のＥＭＯ５Ｆ
ＥＴのソースと上記のＤＭＯ５ＦＥＴのドレインを接続
し、上記の第２のＥＭＯ５ＦＥＴのテートと第２の能動
信号との間にブースト容量を接続して構成された負荷を
備えるように構成さｈている。
〈発明の実施例〉
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。
第１図において、２〜４．１０及び１１はそれぞれＥＭ
Ｏ５ＦＥＴ、１２はＤＭＯ５ＦＥＴであり、上記ＥＭＯ
５ＦＥＴ３のソースは接地され、ＥＭＯ５ＦＥＴ３１７
））’Ｌ／インとＥＭＯ５ＦＥＴ２のソースが接地され
、該接続点とＥＭＯ８ＦＥＴ４のソースが接続されてｂ
る。また上記ＥＭＯ５ＦＥＴ２及び３のゲートが接続さ
れて入力端φ□、に接続されている。上記ＥＭＯ５ＦＥ
Ｔ２＋７）ドレインとＤＭＯ５ＦＥＴ１２（７）ソース
が接続され、該接続点にドレインが電源（Ｖｃｃ ）に
接続されたＥＭＯ８ＦＥＴ４のゲーソースとゲートとが
接続された上記ＤＭＯ５ＦＥＴ１２のドレインＦｉＥＭ
Ｏ５ＦＥＴ ｌ ｌのソースに接続され、ＥＭＯ５ＦＥ
Ｔ １１のドレインは電源（ＶＣＣ）に接続されている
。また第１の能動信号端子φえにドレインが接続され電
源（、Ｖｃｃ）にゲートが接続されたＥＭＯ５ＦＥＴ１
０のソースとＥＭＯ３ＦＥＴＩ １のゲートとが接続さ
れ、該接続点（ノード２０）と第２の能動信号端子φ９
間にブースト用ＭＯ５容量１３が接続されている。そし
て上記ＥＭＯ５ＦＥＴ１０．１１、ＤＭＯ５ＦＥＴ １
２及びブースト用ＭＯ５容量１３によって入力回路の負
荷１４か構成されている。
Ｏ５ＦＥＴ、１２はＤＭＯ５ＦＥＴであり、上記ＥＭＯ
５ＦＥＴ３のソースは接地され、ＥＭＯ５ＦＥＴ３１７
））’Ｌ／インとＥＭＯ５ＦＥＴ２のソースが接地され
、該接続点とＥＭＯ８ＦＥＴ４のソースが接続されてｂ
る。また上記ＥＭＯ５ＦＥＴ２及び３のゲートが接続さ
れて入力端φ□、に接続されている。上記ＥＭＯ５ＦＥ
Ｔ２＋７）ドレインとＤＭＯ５ＦＥＴ１２（７）ソース
が接続され、該接続点にドレインが電源（Ｖｃｃ ）に
接続されたＥＭＯ８ＦＥＴ４のゲーソースとゲートとが
接続された上記ＤＭＯ５ＦＥＴ１２のドレインＦｉＥＭ
Ｏ５ＦＥＴ ｌ ｌのソースに接続され、ＥＭＯ５ＦＥ
Ｔ １１のドレインは電源（ＶＣＣ）に接続されている
。また第１の能動信号端子φえにドレインが接続され電
源（、Ｖｃｃ）にゲートが接続されたＥＭＯ５ＦＥＴ１
０のソースとＥＭＯ３ＦＥＴＩ １のゲートとが接続さ
れ、該接続点（ノード２０）と第２の能動信号端子φ９
間にブースト用ＭＯ５容量１３が接続されている。そし
て上記ＥＭＯ５ＦＥＴ１０．１１、ＤＭＯ５ＦＥＴ １
２及びブースト用ＭＯ５容量１３によって入力回路の負
荷１４か構成されている。
なお、ここでＥＭＯ５ＦＥＴ １１の駆動能力（電流増
幅率）がＤＭＯ５ＦＥＴ １２よりも充分大きな値にな
るように（例えばＥＭＯ５ＦＥＴＩ ｌのゲート幅をよ
り大きく及びまたはゲート長をより短くして電流増幅率
を大きくする）設定されている。
幅率）がＤＭＯ５ＦＥＴ １２よりも充分大きな値にな
るように（例えばＥＭＯ５ＦＥＴＩ ｌのゲート幅をよ
り大きく及びまたはゲート長をより短くして電流増幅率
を大きくする）設定されている。
次に上記のように構成された本発明の一実施例の入力回
路の動作を第２図に示すタイミング波形レベルであり、
ＥＭＯ５ＦＥＴ１ ’Ｏを介してノード２０も低レベル
であるためＥＭＯ５ＦＥＴＩ １は遮断され、電力は消
費しない。能動期間に入ると、第２図に示すようにまず
第１の能動信号φ４が高レベルになりＭＯ８容量１３に
充電が開始さり、る。
路の動作を第２図に示すタイミング波形レベルであり、
ＥＭＯ５ＦＥＴ１ ’Ｏを介してノード２０も低レベル
であるためＥＭＯ５ＦＥＴＩ １は遮断され、電力は消
費しない。能動期間に入ると、第２図に示すようにまず
第１の能動信号φ４が高レベルになりＭＯ８容量１３に
充電が開始さり、る。
この充電時間を第２図のｔｌで示す。次に充電か完了し
た時点で第２の能動信号φ□が入力され（第２図におけ
るｔ２）、ノード２０の電位は電源電圧Ｖｃｃ以上の電
位までブーストされる。この時点においてＥＭＯ５ＦＥ
ＴＩ １は完全に導通状態となり、入力信号φ□、に応
じて極性の反転した出力信号が遅延時間ｔｄ後に出力端
φ。ＵＴに出力される。
た時点で第２の能動信号φ□が入力され（第２図におけ
るｔ２）、ノード２０の電位は電源電圧Ｖｃｃ以上の電
位までブーストされる。この時点においてＥＭＯ５ＦＥ
ＴＩ １は完全に導通状態となり、入力信号φ□、に応
じて極性の反転した出力信号が遅延時間ｔｄ後に出力端
φ。ＵＴに出力される。
上記第１図に示した本発明の一実施例回路における入出
力信号間の遅延特性に関しては、ＥＭＯ５ＦＥＴＩＩの
駆動能力がＤＭＯ８ＦＥＴ１２よりも十分に大きく設定
さり、ているために、ノード２１の電位はほぼ電源電圧
Ｖｃｃを保持することになり、しかもＥＭＯ５ＥＥＴ２
．３．４およびＤＭＯ５ＦＥＴ１２により構成される回
路が第３図に示した従来の回路と同様であることから、
遅延特性も第３図に示した回路と同様な電源電圧に対す
る依存性の小さい良好な特性となる。本発明における実
施例の遅延時間ｔｄの電源電圧依存性を第５図のグラフ
９に示す。
力信号間の遅延特性に関しては、ＥＭＯ５ＦＥＴＩＩの
駆動能力がＤＭＯ８ＦＥＴ１２よりも十分に大きく設定
さり、ているために、ノード２１の電位はほぼ電源電圧
Ｖｃｃを保持することになり、しかもＥＭＯ５ＥＥＴ２
．３．４およびＤＭＯ５ＦＥＴ１２により構成される回
路が第３図に示した従来の回路と同様であることから、
遅延特性も第３図に示した回路と同様な電源電圧に対す
る依存性の小さい良好な特性となる。本発明における実
施例の遅延時間ｔｄの電源電圧依存性を第５図のグラフ
９に示す。
〈発明の効果〉
以上の説明から明、らかなように、本発明の入力回路に
よれば待機時における低消費電力化が計れると共に、能
動期間においては電源電圧依存性の小さい良好な遅延時
間特性が得られることになりＭＯ３集積回路素子の高性
能化に大きく寄与するものである。
よれば待機時における低消費電力化が計れると共に、能
動期間においては電源電圧依存性の小さい良好な遅延時
間特性が得られることになりＭＯ３集積回路素子の高性
能化に大きく寄与するものである。
第１図は本発明の一実施例を示す回路図、第２図はその
動作説明に供する信号波形図、第３図及び第４図はそれ
ぞれ従来の入力回路の構成を示す回路図、第５図は入力
回路の遅延時間特性を示す特性図である。 φ□、・・・入力信号、φＯＵＴ・・・出力信号、φ、
よ・・・第１の能動信号、φ３・・・第２の能動信号、
１０・・・第１のエンハンスメント型ＭＯ５電界効果ト
ランジスタ、１１・・・第２のエンハンスメント型ＭＯ
３電界効果トランジスタ、１２・・・デゾレッション型
ＭＯ５電界効果トランジスタ、１３・・・ブースト用Ｍ
Ｏ５容量、１４・・・負荷。 代理人 弁理士 福 士 愛 彦（他２名）第１図
動作説明に供する信号波形図、第３図及び第４図はそれ
ぞれ従来の入力回路の構成を示す回路図、第５図は入力
回路の遅延時間特性を示す特性図である。 φ□、・・・入力信号、φＯＵＴ・・・出力信号、φ、
よ・・・第１の能動信号、φ３・・・第２の能動信号、
１０・・・第１のエンハンスメント型ＭＯ５電界効果ト
ランジスタ、１１・・・第２のエンハンスメント型ＭＯ
３電界効果トランジスタ、１２・・・デゾレッション型
ＭＯ５電界効果トランジスタ、１３・・・ブースト用Ｍ
Ｏ５容量、１４・・・負荷。 代理人 弁理士 福 士 愛 彦（他２名）第１図
Claims (1)
- １、 ゲートに電場が接続されドレインに第１の能動信
号が与えられる第１のエンハンスメント迦ＭＯ５電界効
果トランジスタと、ドレインに電源が接続された第２の
エンハンスメント型ＭＯ８電界効果トランジスタと、ゲ
ートとソースとが接続されたデプレッション型ＭＯ８電
界効果トランジスタとを備え、上記第１のエンハンスメ
ント型ＭＯ５電界効果トランジスタのソースと上記第２
のエンハンスメント型ＭＯ５電界効果トランジスタのゲ
ートとを接続し、上記第２のエンハンスメント型ＭＯ３
電界効果トランジスタのソースと上記デプレッション型
ＭＯ５電界効果トランジスタのドレインを接続し、上記
第２のエンハンスメント型Ｍｏｓ電界効果トランジスタ
のゲートと第２の能動信号との間にブーとを特徴とする
ＭＯ５集積回路素子の入力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59080909A JPS60224329A (ja) | 1984-04-20 | 1984-04-20 | Ｍｏｓ集積回路素子の入力回路 |
| US06/721,800 US4651028A (en) | 1984-04-20 | 1985-04-10 | Input circuit of MOS-type integrated circuit elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59080909A JPS60224329A (ja) | 1984-04-20 | 1984-04-20 | Ｍｏｓ集積回路素子の入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224329A true JPS60224329A (ja) | 1985-11-08 |
Family
ID=13731508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59080909A Pending JPS60224329A (ja) | 1984-04-20 | 1984-04-20 | Ｍｏｓ集積回路素子の入力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4651028A (ja) |
| JP (1) | JPS60224329A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238218A (ja) * | 1988-03-18 | 1989-09-22 | Hitachi Ltd | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148058A (en) * | 1990-12-03 | 1992-09-15 | Thomson, S.A. | Logic circuits as for amorphous silicon self-scanned matrix arrays |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5298961A (en) * | 1976-02-16 | 1977-08-19 | Toshiba Corp | Circuit power source control system of semi-conductor ic element |
| JPS5839117A (ja) * | 1982-06-07 | 1983-03-07 | Sharp Corp | Ｍｏｓトランジスタ駆動回路 |
| JPS5947832A (ja) * | 1982-09-10 | 1984-03-17 | Nec Corp | 半導体回路 |
| JPS5947844A (ja) * | 1982-09-10 | 1984-03-17 | Nec Corp | Ｃｍｏｓインバ−タ回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3959781A (en) * | 1974-11-04 | 1976-05-25 | Intel Corporation | Semiconductor random access memory |
| US4071784A (en) * | 1976-11-12 | 1978-01-31 | Motorola, Inc. | MOS input buffer with hysteresis |
| US4190897A (en) * | 1977-04-01 | 1980-02-26 | Texas Instruments Incorporated | Binary coded decimal addressed Read-Only-Memory |
| WO1982000930A1 (en) * | 1980-09-10 | 1982-03-18 | Plachno R | Delay stage for a clock generator |
| US4431927A (en) * | 1981-04-22 | 1984-02-14 | Inmos Corporation | MOS Capacitive bootstrapping trigger circuit for a clock generator |
| US4461963A (en) * | 1982-01-11 | 1984-07-24 | Signetics Corporation | MOS Power-on reset circuit |
| US4563595A (en) * | 1983-10-27 | 1986-01-07 | National Semiconductor Corporation | CMOS Schmitt trigger circuit for TTL logic levels |
-
1984
- 1984-04-20 JP JP59080909A patent/JPS60224329A/ja active Pending
-
1985
- 1985-04-10 US US06/721,800 patent/US4651028A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5298961A (en) * | 1976-02-16 | 1977-08-19 | Toshiba Corp | Circuit power source control system of semi-conductor ic element |
| JPS5839117A (ja) * | 1982-06-07 | 1983-03-07 | Sharp Corp | Ｍｏｓトランジスタ駆動回路 |
| JPS5947832A (ja) * | 1982-09-10 | 1984-03-17 | Nec Corp | 半導体回路 |
| JPS5947844A (ja) * | 1982-09-10 | 1984-03-17 | Nec Corp | Ｃｍｏｓインバ−タ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238218A (ja) * | 1988-03-18 | 1989-09-22 | Hitachi Ltd | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4651028A (en) | 1987-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2616142B2 (ja) | 出力回路 | |
| JPH10173511A (ja) | 電圧レベルシフチング回路 | |
| US4352996A (en) | IGFET Clock generator circuit employing MOS boatstrap capacitive drive | |
| JPH0249519B2 (ja) | ||
| JPH03158018A (ja) | 入力回路 | |
| JPH0215953B2 (ja) | ||
| JPS60224329A (ja) | Ｍｏｓ集積回路素子の入力回路 | |
| JPH0677804A (ja) | 出力回路 | |
| US4525640A (en) | High performance and gate having an "natural" or zero threshold transistor for providing a faster rise time for the output | |
| JP2871902B2 (ja) | 電流セル回路 | |
| JPH0234022A (ja) | パルス出力回路 | |
| JPS5842558B2 (ja) | アドレス バッファ回路 | |
| JPS6134690B2 (ja) | ||
| JPH0650816B2 (ja) | ゲ−ト回路 | |
| JP2836128B2 (ja) | 半導体記憶装置 | |
| JPH07154166A (ja) | 演算増幅回路 | |
| JPS59231916A (ja) | 半導体回路 | |
| JPH097371A (ja) | 昇圧電圧供給回路 | |
| JPS61253694A (ja) | センスアンプ回路 | |
| JPS5922247B2 (ja) | 電界効果半導体装置を用いた電子回路 | |
| JPS5923653B2 (ja) | インバ−タ回路 | |
| JP2919187B2 (ja) | 基板電位供給回路 | |
| JPS58121829A (ja) | 駆動回路 | |
| JPH06120790A (ja) | スタンバイフラグ回路 | |
| JPS58129809A (ja) | 低電力化回路 |