JPS588672B2 - Hatsuden Brake Kisei Giyosouchi - Google Patents
Hatsuden Brake Kisei GiyosouchiInfo
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- JPS588672B2 JPS588672B2 JP4249175A JP4249175A JPS588672B2 JP S588672 B2 JPS588672 B2 JP S588672B2 JP 4249175 A JP4249175 A JP 4249175A JP 4249175 A JP4249175 A JP 4249175A JP S588672 B2 JPS588672 B2 JP S588672B2
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Description
【発明の詳細な説明】
本発明は、バーニアチョッパ装置を用いた発電ブレーキ
制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a power generation brake control device using a vernier chopper device.
バーニアチョッパ式発電ブレーキ制御装置を用いる場合
の、発電ブレーキ制御時の主回路の概略を第1図に示す
。FIG. 1 shows an outline of the main circuit during power generation brake control when a vernier chopper type power generation brake control device is used.
バーニアチョッパ装置の構成ならびにその動作原理等は
、すでに公知であるので、それらについての説明は省略
する。The configuration of the vernier chopper device, its operating principle, etc. are already well known, so a description thereof will be omitted.
従来のこの種発電ブレーキ制御装置では、低速度時に発
電ブレーキを作用させようとしても、制御対象の直流直
巻主電動機の特性により、主回路電流(電機子電流)が
立上らず、発電ブレーキ力を生起できないという問題が
ある。In conventional dynamic brake control devices of this kind, even if an attempt is made to apply dynamic braking at low speeds, the main circuit current (armature current) does not rise due to the characteristics of the DC series traction motor that is being controlled, and the dynamic braking is activated. The problem is that it cannot generate force.
これは、低速回転時において発電ブレーキを作用させよ
うとしても、主電動機の残留磁束による誘起電圧EMが
数ボルト以下というきわめて低い電圧であるため、チョ
ッパがオフの状態では、抵抗短絡用スイッチS1〜S7
をすべて短絡してもまだチョッパ並列抵抗値が残ってい
るのでこの抵抗に電流が制限されて、主電動機が自励現
象で電流を立上げるに及ばない事、および、チョッパを
点弧させようとしても、チョツパの主サイリスタ16に
与えられるゲート点弧パルスは約50μs〜150μs
といったごく短時間のパルスであるために、このゲート
パルスが与えられている間に主サイリスタ16に流れる
電流がサイリスタのラッチング電流値に達せず、主サイ
リスタ16の点弧持続ができない事、等によるものであ
る。This is because even if an attempt is made to apply a dynamic brake during low-speed rotation, the induced voltage EM due to the residual magnetic flux of the main motor is extremely low, several volts or less. S7
Even if all are short-circuited, the chopper parallel resistance value still remains, so the current is limited by this resistance, and the main motor is unable to raise the current due to self-excitation phenomenon, and when trying to ignite the chopper. Also, the gate firing pulse given to the main thyristor 16 of Chotupa is approximately 50 μs to 150 μs.
This is because the current flowing through the main thyristor 16 does not reach the thyristor's latching current value while this gate pulse is being applied, and the main thyristor 16 cannot sustain firing. It is something.
これは、主電動機の電機子10および直巻界磁12、主
平滑リアクトル14、主抵抗器18およびそれに並列な
短絡用スイッチ回路等を含む主回路のりアクタンスLに
より電機子電流iの立上シ勾配がdi/dt=EM/L
に抑制されて、電機子巻線の誘起電圧EMが低い時には
di/dtがきわめて小さくなるからである。This is due to the actance L of the main circuit, which includes the armature 10 of the main motor, the series field 12, the main smoothing reactor 14, the main resistor 18, and the short-circuit switch circuit parallel to it. The gradient is di/dt=EM/L
This is because di/dt becomes extremely small when the induced voltage EM in the armature winding is low.
第2図は、バーニアチョッパ装置を用いる従来の発電ブ
レーキ装置を示すブロック図である。FIG. 2 is a block diagram showing a conventional electric power braking device using a vernier chopper device.
この従来装置においては、主要構成要素として図に示す
ように、ブレーキ指令器20、ブレーキ電流パターン発
生器22、電流検出器24、比較増幅器26、位相器2
8、ゲートアンプ回路30、バーニアチョッパ装置のサ
イリスタ32および直流変流器36を備えて、ブレーキ
指令時に、発電制御される主回路34の電流に基づいて
その電流に対応するブレーキ電流(ip)を発生させて
、この(ip)と主回路電流とを比較してサイリスタの
通流角を定める如くにされている。As shown in the figure, the main components of this conventional device include a brake command device 20, a brake current pattern generator 22, a current detector 24, a comparator amplifier 26, and a phase shifter 2.
8. Equipped with a gate amplifier circuit 30, a thyristor 32 of a vernier chopper device, and a DC current transformer 36, and generates a brake current (ip) corresponding to the current of the main circuit 34 under power generation control when a brake command is issued. This (ip) is generated and compared with the main circuit current to determine the conduction angle of the thyristor.
ブレーキ電流パターン発生器22は、ブレーキ指令器2
0からブレーキ動作指令信号が与えられ、かつ発電ブレ
ーキ主回路34が投入されて主回路電流(IA)が流れ
るとき、これを直流変流器36で検出(ia)Lて、電
流検出器24がこの電流(ia)∝(IA)が所定の値
以上である事を検出してパターン発生指令を与えた時に
、はじめてブレーキ電流パターン(ip)を発生して比
較増幅器26に与える。The brake current pattern generator 22 is a brake command device 2
When a brake operation command signal is given from 0 and the power generation brake main circuit 34 is turned on and the main circuit current (IA) flows, this is detected by the DC current transformer 36 (ia)L, and the current detector 24 Only when it is detected that this current (ia)∝(IA) is greater than a predetermined value and a pattern generation command is given, a brake current pattern (ip) is generated and applied to the comparator amplifier 26.
比較増幅器26の出力レベルによって位相器28は通流
角(γ)を定めて、これをゲートアンプ回路30に供給
し、したがって、主回路34の電流(IA)は、サイリ
スタ32およびその通流角(γ)で制御されて発電ブレ
ーキ力が制御される。The phase shifter 28 determines the conduction angle (γ) according to the output level of the comparison amplifier 26 and supplies it to the gate amplifier circuit 30. Therefore, the current (IA) of the main circuit 34 is controlled by the thyristor 32 and its conduction angle. (γ) to control the generated braking force.
主電動機の高、中速領域における制御は、上記した従来
の発電ブレーキ制御装置で可能であるが、低速領域にお
いては主回路電流が立上がらないために電流検出器24
が動作せず、したがってパターン発生器22から出力パ
ターン(ip)が供給されず通流角(γ)は開きもせず
、したがってサイリスタ32が導通せず制御かできない
。Control of the main motor in the high and medium speed ranges is possible with the conventional dynamic brake control device described above, but in the low speed range, the main circuit current does not rise, so the current detector 24
does not operate, therefore, the output pattern (ip) is not supplied from the pattern generator 22 and the conduction angle (γ) does not open, so the thyristor 32 is not conductive and can only be controlled.
本発明は、したがって、低速領域においても発電ブレー
キ制御動作をおこなうバーニアチョツパ発電ブレーキ装
置を提供することを目的とする。Therefore, an object of the present invention is to provide a vernier chopper power generation brake device that performs power generation brake control operation even in a low speed range.
上記目的を達成するために、本発明においては、ブレー
キ指令器20からブレーキ動作指令信号が与えられると
、そのときの主電動機の回転速度を基準値と比較して、
基準値以下のときには、その回転速度に対応するか又は
=定の最低出力リミットを比較増幅器26に出力させ、
かつ、ゲートアンプ回路に連続パルス発生指令信号を出
力するブレーキ初速度検出器を設置し、かつ、ゲートア
ンプ回路30はマルチゲートアンプ回路に替えて、この
マルチゲートアンプ回路に上記連続パルス発生指令信号
を制御入力として供給する構成とする。In order to achieve the above object, in the present invention, when a brake operation command signal is given from the brake command device 20, the rotational speed of the main motor at that time is compared with a reference value,
When the rotation speed is below the reference value, the comparison amplifier 26 outputs a minimum output limit corresponding to or equal to the rotation speed;
In addition, a brake initial speed detector that outputs a continuous pulse generation command signal is installed in the gate amplifier circuit, and the gate amplifier circuit 30 is replaced with a multi-gate amplifier circuit, and the continuous pulse generation command signal is outputted to the multi-gate amplifier circuit. is configured to supply as a control input.
かくすることにより、本発明によれば、従来装置におい
ては実現しえなかった低速度域においても、サイリスタ
は強制駆動されて主回路を閉じて、発電ブレーキ制御が
達成される。As a result, according to the present invention, the thyristor is forcibly driven to close the main circuit, achieving dynamic braking control even in the low speed range, which was not possible with conventional devices.
以下、図面に基づいて本発明を詳細に説明する。Hereinafter, the present invention will be explained in detail based on the drawings.
第3図は、本発明にかかるバーニアチョツパを用いる発
電ブレーキ制御装置の一実施例を示すブロック図である
。FIG. 3 is a block diagram showing an embodiment of a power generation brake control device using a vernier chopper according to the present invention.
本実施例は、ブレーキ初速度検出器38を設置し、かつ
マルチゲートアンプ回路31を用いた点において第2図
に示す従来装置とは異る。This embodiment differs from the conventional device shown in FIG. 2 in that a brake initial speed detector 38 is installed and a multi-gate amplifier circuit 31 is used.
ブレーキ初速度検出器38は、発電ブレーキ制御が指令
された時の主電動機の速度(これを初度という)が所定
の速度以下であると、最低出力リミットパターン(ip
m)を比較増幅器26の入力端に、また、連続パルス発
生指令(CPIS)をマルチゲートアンプ回路31に出
力し、これらの信号をブレーキ指令がオフされるまで出
力し続ける。The brake initial speed detector 38 detects a minimum output limit pattern (IP
m) to the input terminal of the comparator amplifier 26, and a continuous pulse generation command (CPIS) to the multi-gate amplifier circuit 31, and these signals continue to be output until the brake command is turned off.
本実施例では、最低出力リミットパターン(ipm)を
比増幅器26に供給するから、主回路電流(ia)が小
さくて、電流検出器24がパターン発生指令を生じない
迄の低速域において増幅器26に出力を生じ、位相器2
8は角流角(γ)を表わす信号をマルチゲートアンプ回
路31に出力する。In this embodiment, since the lowest output limit pattern (ipm) is supplied to the ratio amplifier 26, the main circuit current (ia) is small and the amplifier 26 is output, phaser 2
8 outputs a signal representing the angular flow angle (γ) to the multi-gate amplifier circuit 31.
なお、最低リミットパターン(ipm)を増幅器26の
入力端に供給するのに代えて、増幅器26に最低リミッ
ト出力指令信号を供給して、増幅器26内から強制的に
あるレベルパターンのリミットパターン出力を生じさせ
るようにしてもよい。Note that instead of supplying the lowest limit pattern (ipm) to the input terminal of the amplifier 26, a lowest limit output command signal is supplied to the amplifier 26 to force the limit pattern output of a certain level pattern from within the amplifier 26. It may be made to occur.
マルチゲートアンプ回路31の一例構成を第6図に示す
。An example configuration of the multi-gate amplifier circuit 31 is shown in FIG.
この回路31は、矩形波発振器311、増幅器312、
ゲートトランス313、位相反転回路314、増幅器3
15、ゲートトランス316、および、ゲートランス3
13,316の出力を合成するだめのダイオード等を備
える。This circuit 31 includes a square wave oscillator 311, an amplifier 312,
Gate transformer 313, phase inversion circuit 314, amplifier 3
15, gate transformer 316, and gate transformer 3
It is equipped with diodes and the like to combine the outputs of 13,316.
矩形波発振器311は、連続パルス発生器指令信号(C
PIS)が入力しているときには、位相器28の、逆流
角(γ)を現わすパルス区間の間連続してパルスをくり
返して増幅器312および位相反転回路314に出力し
、指令信号(CPIS)が存在しないときは、通流角(
γ)信号が到来した時点にのみ1個のパルス(単発パル
ス)を出力するのみである。The square wave oscillator 311 generates a continuous pulse generator command signal (C
PIS) is being input, the phase shifter 28 continuously repeats pulses during the pulse section representing the reverse flow angle (γ) and outputs them to the amplifier 312 and phase inversion circuit 314, and the command signal (CPIS) is output. If it does not exist, the flow angle (
γ) Only one pulse (single pulse) is output when the signal arrives.
したがって、第7図に示すように、ブレーキ初速度検出
器38が出力を生じているとき、すなわち、最低出力リ
ミットパターン(ipm)が増幅器26に入力されて、
増幅器26の出力により位相器28が最低通流角(γm
in)信号を出力し、ゲート増幅回路31には連続パル
ス発生指令信号(CPIS)が印加されているときには
、第7図aのように、チョツパオンパルスハ、ケートト
ランス313および316の出力の合成により、最低流
通角(γmin)と同じ幅を有する。Therefore, as shown in FIG. 7, when the brake initial speed detector 38 is producing an output, that is, when the lowest output limit pattern (ipm) is input to the amplifier 26,
The output of the amplifier 26 causes the phase shifter 28 to set the minimum conduction angle (γm
in) signal is output, and when the continuous pulse generation command signal (CPIS) is applied to the gate amplifier circuit 31, as shown in FIG. Therefore, it has the same width as the minimum flow angle (γmin).
したがって、サイリスタは確実にオンとなる。Therefore, the thyristor is definitely turned on.
他方、中、高速域でブレーキ指令が発つせられたときに
は、連続パルス指令信号(CPIS)は存在せず、第7
図bに示すように、位相器28の出力パルスの立上り部
のみに単発パルスを生ずる。On the other hand, when a brake command is issued in a medium or high speed range, there is no continuous pulse command signal (CPIS) and the seventh
As shown in FIG. b, a single pulse is generated only at the rising edge of the output pulse of the phase shifter 28.
この場合は、主回路電流が犬であるため、単発パルスの
みでサイリスタの導通は完全に達成される。In this case, since the main circuit current is constant, complete conduction of the thyristor is achieved with only a single pulse.
なお、ゲートアンプ回路31を、上述のようにパルスの
合成によって所定幅(γmin)とする構成にかえて、
位相器28の出力とパルス発生指令(CPIS)のアン
ド区間をそのまま増幅する構成も考えられるが、そうす
ると消費電力が大になると共に、装置が大きくなるので
不経済である。Note that instead of the configuration in which the gate amplifier circuit 31 has a predetermined width (γmin) by combining pulses as described above,
A configuration in which the AND section of the output of the phase shifter 28 and the pulse generation command (CPIS) is directly amplified can be considered, but this would increase power consumption and increase the size of the device, which would be uneconomical.
第4図は、第3図の実施例を変形したものである。FIG. 4 shows a modification of the embodiment shown in FIG.
本実施例では、ブレーキ初速度検出器38の出力回路に
アンドゲートAND1およびAND2が設置され、これ
らのゲートは、電流検出器24の出力を入力とするイン
バータ25の出力で制御される。In this embodiment, AND gates AND1 and AND2 are installed in the output circuit of the brake initial speed detector 38, and these gates are controlled by the output of the inverter 25 which receives the output of the current detector 24 as input.
しだがって、本例では、低速域において前述(第3図)
の動作がなされてサイリスタ32がオンして主回路電流
(■A,ia)が増大して電流検出器24がパターン発
生指令信号を出力して、増幅器26にブレーキ電流パタ
ーン(ip)が入力された後には、最低出力リミットパ
ターン(ipm)および連続パルス発生指令信号(CP
IS)は遮断されて、前述した低速域強制駆動動作は解
除される。Therefore, in this example, the above-mentioned (Fig. 3)
The operation is performed, the thyristor 32 is turned on, the main circuit current (■A, ia) increases, the current detector 24 outputs a pattern generation command signal, and the brake current pattern (ip) is input to the amplifier 26. After that, the minimum output limit pattern (ipm) and continuous pulse generation command signal (CP
IS) is cut off, and the aforementioned low-speed region forced drive operation is canceled.
なお、アンドゲートAND1,AND2に代えて常閉形
リレーを設置し、これを電流検出器24の出力で制御す
るようにしてもよい。Note that a normally closed relay may be installed in place of the AND gates AND1 and AND2, and this may be controlled by the output of the current detector 24.
また、電流検出器24の出力で検出器28を消勢する構
成としてもよい。Alternatively, the detector 28 may be deenergized by the output of the current detector 24.
第5図は、本発明装置の更に他の実施例を示すブロック
図である。FIG. 5 is a block diagram showing still another embodiment of the device of the present invention.
本実施例では、比較増幅器26の出力をレベル比較器4
0で検出して、その出力値が、上述した低速域強制駆動
レベル以上に上昇したとき、すなわち、上述した低速域
強制駆動によりサイリスタ32がオンして、主回路電流
(IA,ia)が増大し、電流検出器24に出力を生じ
て、パターン発生器22がパターン出力(ip)を生じ
たときに、リセット指令器12を付勢してブレーキ初速
度検出器38を消勢する構成となっている。In this embodiment, the output of the comparison amplifier 26 is input to the level comparator 4.
0 and the output value rises above the low-speed region forced drive level, that is, the thyristor 32 is turned on due to the above-mentioned low-speed region forced drive, and the main circuit current (IA, ia) increases. Then, when the current detector 24 generates an output and the pattern generator 22 generates a pattern output (ip), the reset command device 12 is energized and the brake initial speed detector 38 is deenergized. ing.
以上のように、本発明の構成によれば、低速域において
サイリスタは強制駆動されてブレーキ主回路には充分に
大きい電流が供給されて、発電ブレーキ力を得ることが
できる。As described above, according to the configuration of the present invention, the thyristor is forcibly driven in the low speed range, a sufficiently large current is supplied to the brake main circuit, and a generated braking force can be obtained.
第1図は、従来の、バーニアチョツパを用いる発電ブレ
ーキ回路を示すブロック図、第2図は、従来の発電ブレ
ーキ制御装置を示すブロック図である。
第3図、第4図および第5図は、それぞれ、本発明の発
電ブレーキ制御装置の一実施例を示すブロック図であり
、第6図は、第3図、第4図および第5図に示す装置の
一部をより一層具体的に示すブロック図である。
第7図は、第3図、第4図および第5図に示す装置の各
部出力波形を示す波形図である。
なお、図中、同一符号は同一又は相当部材を示す。
10・・・・・・電機子、12・・・・・・直巻界磁、
14・・・・・・平滑リアクトル、16・・・・・・サ
イリスタ、18・・・・・・抵抗器、S1〜S7・・・
・・・スイッチ、20・・・・・・ブレーキ指令器、2
2・・・・・・ブレーキ電流パターン発生器、24・・
・・・・電流検出器、25・・・・・・インバータ、2
6・・・・・・比較増幅器、28・・・・・・位相器、
30・・・・・・ゲートアンプ回路、31・・・・・・
マルチゲートアンプ回路、32・・・・・・主回路、3
6・・・・・・直流変流器、田・・・・・・ブレーキ初
速度検出器、AND1,AND2・・・・・・アンドゲ
ート、40・・・・・・レベル比較器、42・・・・・
・リセット器、311・・・・・・矩形波発振器、31
2,315・・・・・・増幅器、313,316・・・
・・・ゲートトランス、314・・・・・・位相反転回
路。FIG. 1 is a block diagram showing a conventional power generation brake circuit using a vernier chopper, and FIG. 2 is a block diagram showing a conventional power generation brake control device. FIG. 3, FIG. 4, and FIG. 5 are block diagrams each showing an embodiment of the power generation brake control device of the present invention, and FIG. FIG. 2 is a block diagram showing more specifically a part of the device shown in FIG. FIG. 7 is a waveform diagram showing output waveforms of each part of the apparatus shown in FIGS. 3, 4, and 5. In addition, in the drawings, the same reference numerals indicate the same or equivalent members. 10...Armature, 12...Series winding field,
14... Smoothing reactor, 16... Thyristor, 18... Resistor, S1 to S7...
... Switch, 20 ... Brake command device, 2
2... Brake current pattern generator, 24...
...Current detector, 25...Inverter, 2
6... Comparison amplifier, 28... Phase shifter,
30...Gate amplifier circuit, 31...
Multi-gate amplifier circuit, 32... Main circuit, 3
6...DC current transformer, field...brake initial speed detector, AND1, AND2...and gate, 40...level comparator, 42.・・・・・・
・Reset device, 311... Square wave oscillator, 31
2,315...Amplifier, 313,316...
...Gate transformer, 314...Phase inversion circuit.
Claims (1)
の1区分に並列接続されたサイリスタチョッパ装置、上
記抵抗器の他の区分を順次に短絡する配置の複数個のス
イッチ等により構成されるバーニアチョツパ式発電ブレ
ーキ回路の制御装置において、上記サイリスタチョッパ
装置の通流率を可変制御するだめの比較増幅器、この比
較増幅器の出力レベルに対応したチョツパ通流角信号を
出力する位相器、所定速度以下の発電ブレーキ指令時初
速度において動作して上記比較増幅器を付勢しその出力
を所定通流角相当以上のレベルとする最低通流率リミッ
トパターン出力を発生するブレーキ初速度検出器、およ
び上記ブレーキ初速度検出器よ勺指令信号を受けるとき
上記位相器の出力信号パルス区間ト同等な幅のチョツパ
オンパルスを出力するマルチゲートアンプを備える発電
ブレーキ制御装置。1. A vernier chopper consisting of a DC series motor, a smoothing reactor, a resistor, a thyristor chopper device connected in parallel to one section of the resistor, a plurality of switches arranged to sequentially short-circuit other sections of the resistor, etc. A control device for a type dynamic brake circuit includes a comparator amplifier for variable control of the conduction rate of the thyristor chopper device, a phase shifter for outputting a chopper conduction angle signal corresponding to the output level of the comparator amplifier, and a phase shifter for outputting a chopper conduction angle signal corresponding to the output level of the comparator amplifier. a brake initial speed detector that operates at an initial speed when a dynamic brake is commanded to generate a minimum conduction rate limit pattern output that energizes the comparator amplifier and makes its output equal to or higher than a predetermined conduction angle; A power generation brake control device comprising a multi-gate amplifier that outputs a pulse-on pulse having a width equivalent to the output signal pulse section of the phase shifter when receiving a command signal from a speed detector.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249175A JPS588672B2 (en) | 1975-04-07 | 1975-04-07 | Hatsuden Brake Kisei Giyosouchi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249175A JPS588672B2 (en) | 1975-04-07 | 1975-04-07 | Hatsuden Brake Kisei Giyosouchi |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51116924A JPS51116924A (en) | 1976-10-14 |
| JPS588672B2 true JPS588672B2 (en) | 1983-02-17 |
Family
ID=12637519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4249175A Expired JPS588672B2 (en) | 1975-04-07 | 1975-04-07 | Hatsuden Brake Kisei Giyosouchi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588672B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4918429B2 (en) * | 2007-08-02 | 2012-04-18 | 日精エー・エス・ビー機械株式会社 | Preform injection molding equipment |
-
1975
- 1975-04-07 JP JP4249175A patent/JPS588672B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51116924A (en) | 1976-10-14 |
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