JPS588672B2 - ハツデンブレ−キセイギヨソウチ - Google Patents
ハツデンブレ−キセイギヨソウチInfo
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- JPS588672B2 JPS588672B2 JP4249175A JP4249175A JPS588672B2 JP S588672 B2 JPS588672 B2 JP S588672B2 JP 4249175 A JP4249175 A JP 4249175A JP 4249175 A JP4249175 A JP 4249175A JP S588672 B2 JPS588672 B2 JP S588672B2
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- Japan
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- brake
- output
- chopper
- amplifier
- current
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- Electric Propulsion And Braking For Vehicles (AREA)
- Stopping Of Electric Motors (AREA)
Description
【発明の詳細な説明】
本発明は、バーニアチョッパ装置を用いた発電ブレーキ
制御装置に関する。
制御装置に関する。
バーニアチョッパ式発電ブレーキ制御装置を用いる場合
の、発電ブレーキ制御時の主回路の概略を第１図に示す
。
の、発電ブレーキ制御時の主回路の概略を第１図に示す
。
バーニアチョッパ装置の構成ならびにその動作原理等は
、すでに公知であるので、それらについての説明は省略
する。
、すでに公知であるので、それらについての説明は省略
する。
従来のこの種発電ブレーキ制御装置では、低速度時に発
電ブレーキを作用させようとしても、制御対象の直流直
巻主電動機の特性により、主回路電流（電機子電流）が
立上らず、発電ブレーキ力を生起できないという問題が
ある。
電ブレーキを作用させようとしても、制御対象の直流直
巻主電動機の特性により、主回路電流（電機子電流）が
立上らず、発電ブレーキ力を生起できないという問題が
ある。
これは、低速回転時において発電ブレーキを作用させよ
うとしても、主電動機の残留磁束による誘起電圧ＥＭが
数ボルト以下というきわめて低い電圧であるため、チョ
ッパがオフの状態では、抵抗短絡用スイッチＳ１〜Ｓ７
をすべて短絡してもまだチョッパ並列抵抗値が残ってい
るのでこの抵抗に電流が制限されて、主電動機が自励現
象で電流を立上げるに及ばない事、および、チョッパを
点弧させようとしても、チョツパの主サイリスタ１６に
与えられるゲート点弧パルスは約５０μｓ〜１５０μｓ
といったごく短時間のパルスであるために、このゲート
パルスが与えられている間に主サイリスタ１６に流れる
電流がサイリスタのラッチング電流値に達せず、主サイ
リスタ１６の点弧持続ができない事、等によるものであ
る。
うとしても、主電動機の残留磁束による誘起電圧ＥＭが
数ボルト以下というきわめて低い電圧であるため、チョ
ッパがオフの状態では、抵抗短絡用スイッチＳ１〜Ｓ７
をすべて短絡してもまだチョッパ並列抵抗値が残ってい
るのでこの抵抗に電流が制限されて、主電動機が自励現
象で電流を立上げるに及ばない事、および、チョッパを
点弧させようとしても、チョツパの主サイリスタ１６に
与えられるゲート点弧パルスは約５０μｓ〜１５０μｓ
といったごく短時間のパルスであるために、このゲート
パルスが与えられている間に主サイリスタ１６に流れる
電流がサイリスタのラッチング電流値に達せず、主サイ
リスタ１６の点弧持続ができない事、等によるものであ
る。
これは、主電動機の電機子１０および直巻界磁１２、主
平滑リアクトル１４、主抵抗器１８およびそれに並列な
短絡用スイッチ回路等を含む主回路のりアクタンスＬに
より電機子電流ｉの立上シ勾配がｄｉ／ｄｔ＝ＥＭ／Ｌ
に抑制されて、電機子巻線の誘起電圧ＥＭが低い時には
ｄｉ／ｄｔがきわめて小さくなるからである。
平滑リアクトル１４、主抵抗器１８およびそれに並列な
短絡用スイッチ回路等を含む主回路のりアクタンスＬに
より電機子電流ｉの立上シ勾配がｄｉ／ｄｔ＝ＥＭ／Ｌ
に抑制されて、電機子巻線の誘起電圧ＥＭが低い時には
ｄｉ／ｄｔがきわめて小さくなるからである。
第２図は、バーニアチョッパ装置を用いる従来の発電ブ
レーキ装置を示すブロック図である。
レーキ装置を示すブロック図である。
この従来装置においては、主要構成要素として図に示す
ように、ブレーキ指令器２０、ブレーキ電流パターン発
生器２２、電流検出器２４、比較増幅器２６、位相器２
８、ゲートアンプ回路３０、バーニアチョッパ装置のサ
イリスタ３２および直流変流器３６を備えて、ブレーキ
指令時に、発電制御される主回路３４の電流に基づいて
その電流に対応するブレーキ電流（ｉｐ）を発生させて
、この（ｉｐ）と主回路電流とを比較してサイリスタの
通流角を定める如くにされている。
ように、ブレーキ指令器２０、ブレーキ電流パターン発
生器２２、電流検出器２４、比較増幅器２６、位相器２
８、ゲートアンプ回路３０、バーニアチョッパ装置のサ
イリスタ３２および直流変流器３６を備えて、ブレーキ
指令時に、発電制御される主回路３４の電流に基づいて
その電流に対応するブレーキ電流（ｉｐ）を発生させて
、この（ｉｐ）と主回路電流とを比較してサイリスタの
通流角を定める如くにされている。
ブレーキ電流パターン発生器２２は、ブレーキ指令器２
０からブレーキ動作指令信号が与えられ、かつ発電ブレ
ーキ主回路３４が投入されて主回路電流（ＩＡ）が流れ
るとき、これを直流変流器３６で検出（ｉａ）Ｌて、電
流検出器２４がこの電流（ｉａ）∝（ＩＡ）が所定の値
以上である事を検出してパターン発生指令を与えた時に
、はじめてブレーキ電流パターン（ｉｐ）を発生して比
較増幅器２６に与える。
０からブレーキ動作指令信号が与えられ、かつ発電ブレ
ーキ主回路３４が投入されて主回路電流（ＩＡ）が流れ
るとき、これを直流変流器３６で検出（ｉａ）Ｌて、電
流検出器２４がこの電流（ｉａ）∝（ＩＡ）が所定の値
以上である事を検出してパターン発生指令を与えた時に
、はじめてブレーキ電流パターン（ｉｐ）を発生して比
較増幅器２６に与える。
比較増幅器２６の出力レベルによって位相器２８は通流
角（γ）を定めて、これをゲートアンプ回路３０に供給
し、したがって、主回路３４の電流（ＩＡ）は、サイリ
スタ３２およびその通流角（γ）で制御されて発電ブレ
ーキ力が制御される。
角（γ）を定めて、これをゲートアンプ回路３０に供給
し、したがって、主回路３４の電流（ＩＡ）は、サイリ
スタ３２およびその通流角（γ）で制御されて発電ブレ
ーキ力が制御される。
主電動機の高、中速領域における制御は、上記した従来
の発電ブレーキ制御装置で可能であるが、低速領域にお
いては主回路電流が立上がらないために電流検出器２４
が動作せず、したがってパターン発生器２２から出力パ
ターン（ｉｐ）が供給されず通流角（γ）は開きもせず
、したがってサイリスタ３２が導通せず制御かできない
。
の発電ブレーキ制御装置で可能であるが、低速領域にお
いては主回路電流が立上がらないために電流検出器２４
が動作せず、したがってパターン発生器２２から出力パ
ターン（ｉｐ）が供給されず通流角（γ）は開きもせず
、したがってサイリスタ３２が導通せず制御かできない
。
本発明は、したがって、低速領域においても発電ブレー
キ制御動作をおこなうバーニアチョツパ発電ブレーキ装
置を提供することを目的とする。
キ制御動作をおこなうバーニアチョツパ発電ブレーキ装
置を提供することを目的とする。
上記目的を達成するために、本発明においては、ブレー
キ指令器２０からブレーキ動作指令信号が与えられると
、そのときの主電動機の回転速度を基準値と比較して、
基準値以下のときには、その回転速度に対応するか又は
＝定の最低出力リミットを比較増幅器２６に出力させ、
かつ、ゲートアンプ回路に連続パルス発生指令信号を出
力するブレーキ初速度検出器を設置し、かつ、ゲートア
ンプ回路３０はマルチゲートアンプ回路に替えて、この
マルチゲートアンプ回路に上記連続パルス発生指令信号
を制御入力として供給する構成とする。
キ指令器２０からブレーキ動作指令信号が与えられると
、そのときの主電動機の回転速度を基準値と比較して、
基準値以下のときには、その回転速度に対応するか又は
＝定の最低出力リミットを比較増幅器２６に出力させ、
かつ、ゲートアンプ回路に連続パルス発生指令信号を出
力するブレーキ初速度検出器を設置し、かつ、ゲートア
ンプ回路３０はマルチゲートアンプ回路に替えて、この
マルチゲートアンプ回路に上記連続パルス発生指令信号
を制御入力として供給する構成とする。
かくすることにより、本発明によれば、従来装置におい
ては実現しえなかった低速度域においても、サイリスタ
は強制駆動されて主回路を閉じて、発電ブレーキ制御が
達成される。
ては実現しえなかった低速度域においても、サイリスタ
は強制駆動されて主回路を閉じて、発電ブレーキ制御が
達成される。
以下、図面に基づいて本発明を詳細に説明する。
第３図は、本発明にかかるバーニアチョツパを用いる発
電ブレーキ制御装置の一実施例を示すブロック図である
。
電ブレーキ制御装置の一実施例を示すブロック図である
。
本実施例は、ブレーキ初速度検出器３８を設置し、かつ
マルチゲートアンプ回路３１を用いた点において第２図
に示す従来装置とは異る。
マルチゲートアンプ回路３１を用いた点において第２図
に示す従来装置とは異る。
ブレーキ初速度検出器３８は、発電ブレーキ制御が指令
された時の主電動機の速度（これを初度という）が所定
の速度以下であると、最低出力リミットパターン（ｉｐ
ｍ）を比較増幅器２６の入力端に、また、連続パルス発
生指令（ＣＰＩＳ）をマルチゲートアンプ回路３１に出
力し、これらの信号をブレーキ指令がオフされるまで出
力し続ける。
された時の主電動機の速度（これを初度という）が所定
の速度以下であると、最低出力リミットパターン（ｉｐ
ｍ）を比較増幅器２６の入力端に、また、連続パルス発
生指令（ＣＰＩＳ）をマルチゲートアンプ回路３１に出
力し、これらの信号をブレーキ指令がオフされるまで出
力し続ける。
本実施例では、最低出力リミットパターン（ｉｐｍ）を
比増幅器２６に供給するから、主回路電流（ｉａ）が小
さくて、電流検出器２４がパターン発生指令を生じない
迄の低速域において増幅器２６に出力を生じ、位相器２
８は角流角（γ）を表わす信号をマルチゲートアンプ回
路３１に出力する。
比増幅器２６に供給するから、主回路電流（ｉａ）が小
さくて、電流検出器２４がパターン発生指令を生じない
迄の低速域において増幅器２６に出力を生じ、位相器２
８は角流角（γ）を表わす信号をマルチゲートアンプ回
路３１に出力する。
なお、最低リミットパターン（ｉｐｍ）を増幅器２６の
入力端に供給するのに代えて、増幅器２６に最低リミッ
ト出力指令信号を供給して、増幅器２６内から強制的に
あるレベルパターンのリミットパターン出力を生じさせ
るようにしてもよい。
入力端に供給するのに代えて、増幅器２６に最低リミッ
ト出力指令信号を供給して、増幅器２６内から強制的に
あるレベルパターンのリミットパターン出力を生じさせ
るようにしてもよい。
マルチゲートアンプ回路３１の一例構成を第６図に示す
。
。
この回路３１は、矩形波発振器３１１、増幅器３１２、
ゲートトランス３１３、位相反転回路３１４、増幅器３
１５、ゲートトランス３１６、および、ゲートランス３
１３，３１６の出力を合成するだめのダイオード等を備
える。
ゲートトランス３１３、位相反転回路３１４、増幅器３
１５、ゲートトランス３１６、および、ゲートランス３
１３，３１６の出力を合成するだめのダイオード等を備
える。
矩形波発振器３１１は、連続パルス発生器指令信号（Ｃ
ＰＩＳ）が入力しているときには、位相器２８の、逆流
角（γ）を現わすパルス区間の間連続してパルスをくり
返して増幅器３１２および位相反転回路３１４に出力し
、指令信号（ＣＰＩＳ）が存在しないときは、通流角（
γ）信号が到来した時点にのみ１個のパルス（単発パル
ス）を出力するのみである。
ＰＩＳ）が入力しているときには、位相器２８の、逆流
角（γ）を現わすパルス区間の間連続してパルスをくり
返して増幅器３１２および位相反転回路３１４に出力し
、指令信号（ＣＰＩＳ）が存在しないときは、通流角（
γ）信号が到来した時点にのみ１個のパルス（単発パル
ス）を出力するのみである。
したがって、第７図に示すように、ブレーキ初速度検出
器３８が出力を生じているとき、すなわち、最低出力リ
ミットパターン（ｉｐｍ）が増幅器２６に入力されて、
増幅器２６の出力により位相器２８が最低通流角（γｍ
ｉｎ）信号を出力し、ゲート増幅回路３１には連続パル
ス発生指令信号（ＣＰＩＳ）が印加されているときには
、第７図ａのように、チョツパオンパルスハ、ケートト
ランス３１３および３１６の出力の合成により、最低流
通角（γｍｉｎ）と同じ幅を有する。
器３８が出力を生じているとき、すなわち、最低出力リ
ミットパターン（ｉｐｍ）が増幅器２６に入力されて、
増幅器２６の出力により位相器２８が最低通流角（γｍ
ｉｎ）信号を出力し、ゲート増幅回路３１には連続パル
ス発生指令信号（ＣＰＩＳ）が印加されているときには
、第７図ａのように、チョツパオンパルスハ、ケートト
ランス３１３および３１６の出力の合成により、最低流
通角（γｍｉｎ）と同じ幅を有する。
したがって、サイリスタは確実にオンとなる。
他方、中、高速域でブレーキ指令が発つせられたときに
は、連続パルス指令信号（ＣＰＩＳ）は存在せず、第７
図ｂに示すように、位相器２８の出力パルスの立上り部
のみに単発パルスを生ずる。
は、連続パルス指令信号（ＣＰＩＳ）は存在せず、第７
図ｂに示すように、位相器２８の出力パルスの立上り部
のみに単発パルスを生ずる。
この場合は、主回路電流が犬であるため、単発パルスの
みでサイリスタの導通は完全に達成される。
みでサイリスタの導通は完全に達成される。
なお、ゲートアンプ回路３１を、上述のようにパルスの
合成によって所定幅（γｍｉｎ）とする構成にかえて、
位相器２８の出力とパルス発生指令（ＣＰＩＳ）のアン
ド区間をそのまま増幅する構成も考えられるが、そうす
ると消費電力が大になると共に、装置が大きくなるので
不経済である。
合成によって所定幅（γｍｉｎ）とする構成にかえて、
位相器２８の出力とパルス発生指令（ＣＰＩＳ）のアン
ド区間をそのまま増幅する構成も考えられるが、そうす
ると消費電力が大になると共に、装置が大きくなるので
不経済である。
第４図は、第３図の実施例を変形したものである。
本実施例では、ブレーキ初速度検出器３８の出力回路に
アンドゲートＡＮＤ１およびＡＮＤ２が設置され、これ
らのゲートは、電流検出器２４の出力を入力とするイン
バータ２５の出力で制御される。
アンドゲートＡＮＤ１およびＡＮＤ２が設置され、これ
らのゲートは、電流検出器２４の出力を入力とするイン
バータ２５の出力で制御される。
しだがって、本例では、低速域において前述（第３図）
の動作がなされてサイリスタ３２がオンして主回路電流
（■Ａ，ｉａ）が増大して電流検出器２４がパターン発
生指令信号を出力して、増幅器２６にブレーキ電流パタ
ーン（ｉｐ）が入力された後には、最低出力リミットパ
ターン（ｉｐｍ）および連続パルス発生指令信号（ＣＰ
ＩＳ）は遮断されて、前述した低速域強制駆動動作は解
除される。
の動作がなされてサイリスタ３２がオンして主回路電流
（■Ａ，ｉａ）が増大して電流検出器２４がパターン発
生指令信号を出力して、増幅器２６にブレーキ電流パタ
ーン（ｉｐ）が入力された後には、最低出力リミットパ
ターン（ｉｐｍ）および連続パルス発生指令信号（ＣＰ
ＩＳ）は遮断されて、前述した低速域強制駆動動作は解
除される。
なお、アンドゲートＡＮＤ１，ＡＮＤ２に代えて常閉形
リレーを設置し、これを電流検出器２４の出力で制御す
るようにしてもよい。
リレーを設置し、これを電流検出器２４の出力で制御す
るようにしてもよい。
また、電流検出器２４の出力で検出器２８を消勢する構
成としてもよい。
成としてもよい。
第５図は、本発明装置の更に他の実施例を示すブロック
図である。
図である。
本実施例では、比較増幅器２６の出力をレベル比較器４
０で検出して、その出力値が、上述した低速域強制駆動
レベル以上に上昇したとき、すなわち、上述した低速域
強制駆動によりサイリスタ３２がオンして、主回路電流
（ＩＡ，ｉａ）が増大し、電流検出器２４に出力を生じ
て、パターン発生器２２がパターン出力（ｉｐ）を生じ
たときに、リセット指令器１２を付勢してブレーキ初速
度検出器３８を消勢する構成となっている。
０で検出して、その出力値が、上述した低速域強制駆動
レベル以上に上昇したとき、すなわち、上述した低速域
強制駆動によりサイリスタ３２がオンして、主回路電流
（ＩＡ，ｉａ）が増大し、電流検出器２４に出力を生じ
て、パターン発生器２２がパターン出力（ｉｐ）を生じ
たときに、リセット指令器１２を付勢してブレーキ初速
度検出器３８を消勢する構成となっている。
以上のように、本発明の構成によれば、低速域において
サイリスタは強制駆動されてブレーキ主回路には充分に
大きい電流が供給されて、発電ブレーキ力を得ることが
できる。
サイリスタは強制駆動されてブレーキ主回路には充分に
大きい電流が供給されて、発電ブレーキ力を得ることが
できる。
第１図は、従来の、バーニアチョツパを用いる発電ブレ
ーキ回路を示すブロック図、第２図は、従来の発電ブレ
ーキ制御装置を示すブロック図である。 第３図、第４図および第５図は、それぞれ、本発明の発
電ブレーキ制御装置の一実施例を示すブロック図であり
、第６図は、第３図、第４図および第５図に示す装置の
一部をより一層具体的に示すブロック図である。 第７図は、第３図、第４図および第５図に示す装置の各
部出力波形を示す波形図である。 なお、図中、同一符号は同一又は相当部材を示す。 １０・・・・・・電機子、１２・・・・・・直巻界磁、
１４・・・・・・平滑リアクトル、１６・・・・・・サ
イリスタ、１８・・・・・・抵抗器、Ｓ１〜Ｓ７・・・
・・・スイッチ、２０・・・・・・ブレーキ指令器、２
２・・・・・・ブレーキ電流パターン発生器、２４・・
・・・・電流検出器、２５・・・・・・インバータ、２
６・・・・・・比較増幅器、２８・・・・・・位相器、
３０・・・・・・ゲートアンプ回路、３１・・・・・・
マルチゲートアンプ回路、３２・・・・・・主回路、３
６・・・・・・直流変流器、田・・・・・・ブレーキ初
速度検出器、ＡＮＤ１，ＡＮＤ２・・・・・・アンドゲ
ート、４０・・・・・・レベル比較器、４２・・・・・
・リセット器、３１１・・・・・・矩形波発振器、３１
２，３１５・・・・・・増幅器、３１３，３１６・・・
・・・ゲートトランス、３１４・・・・・・位相反転回
路。
ーキ回路を示すブロック図、第２図は、従来の発電ブレ
ーキ制御装置を示すブロック図である。 第３図、第４図および第５図は、それぞれ、本発明の発
電ブレーキ制御装置の一実施例を示すブロック図であり
、第６図は、第３図、第４図および第５図に示す装置の
一部をより一層具体的に示すブロック図である。 第７図は、第３図、第４図および第５図に示す装置の各
部出力波形を示す波形図である。 なお、図中、同一符号は同一又は相当部材を示す。 １０・・・・・・電機子、１２・・・・・・直巻界磁、
１４・・・・・・平滑リアクトル、１６・・・・・・サ
イリスタ、１８・・・・・・抵抗器、Ｓ１〜Ｓ７・・・
・・・スイッチ、２０・・・・・・ブレーキ指令器、２
２・・・・・・ブレーキ電流パターン発生器、２４・・
・・・・電流検出器、２５・・・・・・インバータ、２
６・・・・・・比較増幅器、２８・・・・・・位相器、
３０・・・・・・ゲートアンプ回路、３１・・・・・・
マルチゲートアンプ回路、３２・・・・・・主回路、３
６・・・・・・直流変流器、田・・・・・・ブレーキ初
速度検出器、ＡＮＤ１，ＡＮＤ２・・・・・・アンドゲ
ート、４０・・・・・・レベル比較器、４２・・・・・
・リセット器、３１１・・・・・・矩形波発振器、３１
２，３１５・・・・・・増幅器、３１３，３１６・・・
・・・ゲートトランス、３１４・・・・・・位相反転回
路。
Claims (1)
- １ 直流直巻電動機、平滑リアクトル、抵抗器、抵抗器
の１区分に並列接続されたサイリスタチョッパ装置、上
記抵抗器の他の区分を順次に短絡する配置の複数個のス
イッチ等により構成されるバーニアチョツパ式発電ブレ
ーキ回路の制御装置において、上記サイリスタチョッパ
装置の通流率を可変制御するだめの比較増幅器、この比
較増幅器の出力レベルに対応したチョツパ通流角信号を
出力する位相器、所定速度以下の発電ブレーキ指令時初
速度において動作して上記比較増幅器を付勢しその出力
を所定通流角相当以上のレベルとする最低通流率リミッ
トパターン出力を発生するブレーキ初速度検出器、およ
び上記ブレーキ初速度検出器よ勺指令信号を受けるとき
上記位相器の出力信号パルス区間ト同等な幅のチョツパ
オンパルスを出力するマルチゲートアンプを備える発電
ブレーキ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249175A JPS588672B2 (ja) | 1975-04-07 | 1975-04-07 | ハツデンブレ−キセイギヨソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249175A JPS588672B2 (ja) | 1975-04-07 | 1975-04-07 | ハツデンブレ−キセイギヨソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51116924A JPS51116924A (en) | 1976-10-14 |
| JPS588672B2 true JPS588672B2 (ja) | 1983-02-17 |
Family
ID=12637519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4249175A Expired JPS588672B2 (ja) | 1975-04-07 | 1975-04-07 | ハツデンブレ−キセイギヨソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588672B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4918429B2 (ja) * | 2007-08-02 | 2012-04-18 | 日精エー・エス・ビー機械株式会社 | プリフォーム射出成形装置 |
-
1975
- 1975-04-07 JP JP4249175A patent/JPS588672B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51116924A (en) | 1976-10-14 |
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