JPS588766B2 - プッシュプル出力回路 - Google Patents

Description

【発明の詳細な説明】 本発明はプッシュプル出力回路に関するものである。

高出力ＩＣ（集積回路）の出力段回路としては、ｎｐｎ
トランジスタとｐｎｐトランジスタとを混在して使わな
いプッシュプル出力回路が有効である。

この回路の基本的回路を第３図に示す。

同図において、Ｑ＋は駆動トランジスタを構成し、Ｑ２
＋ Ｑ３は出力トランジスタを構成する。

上記トランジスタＱ１のコレクタ出力とエミツタ出力に
よりそれぞれ出力トランジスタＱ２ ， Ｑ３を駆動す
るため、このトランジスタＱ２，Ｑ３は相補的に動作す
るものきなる。

そして、上記、駆動トランジスタＱ１のコレクタと出力
端子間に設けられたスイッチング・ダイオードＱ４は、
接地側出力トランジスタＱ３を駆動する際における電源
インピーダンスを小さくするためのもので、このダイオ
ードＱ４の導通により出力コンデンサＣの蓄積電荷を電
源として，駆動トランジスタＱ１並びにＱ３を動作させ
る。

一方、駆動トランジスタＱ１のエミツク側に設けられた
抵抗Ｒ１は、電源側出力トランジスタＱ２を駆動する際
（トランジスタＱ３はＯＦＦ）の交流電流パスを形成す
るためのものである。

また、バイアス・ダイオードＱ５ ，Ｑ６はレベル整合
用ダイオードであり、上記スイッチング・ダイオードＱ
４を無信号時に導通させるためにある。

ＣＳは駆動トランジスタＱ１の定電流負荷回路を構成す
る。

この回路は、出力段の増幅用トランジスタがすべてｎｐ
ｎ トランジスタ（又はｐｎｐ トランジスタ）で構成
できるため、半導体集積回路に適している反面、コンブ
リメンタリ回路に比べ歪率特性、特にクロスオーバー歪
率が劣るという欠点を有する。

この理由を以下に説明する。

この回路にあっては、接地側出力トランジスタＱ３速や
かに動作させるため、入力無信号時においてもダイオー
ドＱ４にはバイアス電流を流すことによりこのダイオー
ドＱ４を導通状態に維持しておく必要がある。

しかし、このことは電源側トランジスタＱ２を動作させ
るときに問題となる。

それは上記ダイオードＱ４が出力トランジスタＱ２のベ
ース・エミツタ間を交流的にシャントしていることとな
るためであり、このダイオードＱ４が遮断するまでの間
、駆動トランジスタＱ１のコレクク信号はほとんど上記
導通しているダイオードＱ４を通して流れ、結果として
この間において、入力信号を出力トランジスタＱ２が増
幅しないこととなりクロスオーバー歪が生ずる。

上記クロスオーバー歪を小さくするためには、上記ダイ
オードＱ４のバイアス電流を小さくしてダイオードＱ４
が速やかに遮断することができるようにすればよいが、
このことは極めて困難である。

これは次の理由による。駆動トランジスタＱ１のエミツ
タ抵抗Ｒ１に流れる電流は、ほぼ定電流負荷回路ＣＳか
ら流れ込む電流■。

と、上記ダイオードＱ４を通して流れるバイアス電流Ｉ
Ｄとの和の電流となる。

したがって、ダイオードＱ４のバイアス電流ＩＤは次式
（１）で求められる。

ＶＢＥＱ３はトランジスタＱ３のベース・エミツタ間電
圧、■ｏは定電流負荷回賂ＣＳに流れる定電涼である。

ここで、ＶＢＢＱｓ／Ｒｔは温度、製造上の素子特性の
バラツキにより変動するため、上記ＶＢＥ／Ｒ１の変動
によりＩＤ＜Ｏとなることがあるから、バイアス電流Ｉ
Ｄは上記温度変化，バラツキを考慮して設定しなければ
ならなく、結果としてバイアス電流ＩＤは大きく設定せ
ざるを得ないのである。

本発明は上記間順を解決するためなされたもので、その
目的とするところは、クロスオーバー歪を低減したプッ
シュプル出力回路を提供することにある。

本発明の他の目的は、スイッチングダイオードのアイド
リング電流ＩＤの増減電圧特性を改善したプッシュプル
出力回路を提供することにある。

本発明のさらに他の目的は、上記アイドリング電流ＩＤ
の温度依存性を改善したプッシュプル回路を提供するこ
とにある。

上記目的を達成するための本発明の基本的構成は、少な
くとも駆動トランジスタ，第１出力トランジスタ，第２
出力トランジスタ，定電流負荷回路，第１抵抗手段，ス
イッチング手段，バイアス手段を具備し、上記駆動トラ
ンジスタのコレクタは上記バイアス手段を介して上記定
電流負荷回路に結合され、上記定電流負荷回路は第１電
源電圧供給点に接続され、上記駆動トランジスタのエミ
ツタは上記第１抵抗手段を介して第２電源電圧供給点に
接続され、上記第１出力トランジスタのベースは上記バ
イアス手段と上記定電流負荷回路とが接続された回路接
続点に接続され、上記第１出力トランジスタのコレクタ
は上記第１電源電圧供給点に接続され、上記第１出力ト
ランジスタのエミツタは上記第２出力トランジスタのコ
レクタに接続されるとともにプッシュプル出力回路の出
力点に接続され、上記第２出力トランジスタのベースが
上記駆動トランジスタのエミツタに接続され、上記第２
出力トランジスタのエミツタが上記第２電源電圧供給点
に接読され、上記プッシュプル出力回路の出力点と上記
駆動トランジスタのコレクタとの間にスイッチング手段
が接続されてなるプッシュプル出力回路において、上記
駆動トランジスタのエミツタと上記第２電源電圧供給点
との間に上記定電流負荷回路に流れる定電流とほぼ等し
い電流値の定電流を流すための定電流回路を接続せしめ
、上記駆動トランジスタのベースとエミツタとの間に上
記第１抵抗手段の抵抗値とほぼ等しい値の抵抗値を持っ
た第２抵抗手段を接続せしめてなることを特徴とするも
のであり、以下実施例にそって図面を参照し、本発明を
詳細に説明する。

第１図は本発明に係るプッシュプル出力回路の基本的な
一例を示す回路示である。

出力トランジスタＱ２，Ｑ３を駆動トランジスタＱ１の
コレクタ，エミツタの信号でそれぞれ駆動し、上記駆動
トランジスタＱ１のコレクタ側には定電流負荷回路ＣＳ
を有するとともに、出力端子との間にスイッチング・ダ
イオードＱ４を設け、エミツタ側には抵抗Ｒ１を接続し
たプッシュプル出力回路において、上記駆動トランジス
タＱ１のエミツタに上記定電流負荷■０と対応した定電
流回路ＣＳ′を設け、定電流負荷回路ＣＳに流れる電流
■０と定電流回略ＣＳ′に流れる電流Ｉ０′の電流値を
実質的に等しく設定する。

また、上記駆動トランジスタＱ１のベース・エミツタ間
に抵抗Ｒ２を設け、その抵抗値は出力トランジスタＱ３
のベース・エミツタ間に接続された抵抗Ｒ１の抵抗値に
実質的に等しく設定する。

なお、定電流を■０−■０′とし、抵抗Ｒ１−Ｒ２とす
ることは実現可能な範囲であることを意味する。

以上説明したような実施例回路によれば、以下の理由で
その目的が達成できる。

本実施例回路によれば、直流電流は次のように流れるも
のとなる。

駆動トランジスタＱ１のコレクタには定電流■。

が流れ込み、抵抗Ｒ２にはＶＢ ＢＱＩ ／ Ｒ２の電
流値の電流が流れる。

一方、駆動トランジスタＱ１のエミツタには、定電流Ｉ
ｏ’が、抵抗Ｒ１にはＶＢＢＱ３／Ｒｌの電流値の電流
がそれぞれ流れるものとなる。

ここで、■ｏ＝■ｏ′であり、ＶＢＥＱＩ／Ｒ２＝Ｖａ
ＥＱ３／Ｒ１（ベース・エミツタ間順方向電圧ＶＢＥは
同一ＩＣ内の同一サイズのトランジスタＱ１，Ｑ３につ
いてほぼ等しい）であるから、出力トランジスタＱ２，
Ｑ３を通してアイドリング電流Ｉｄが流れるためには、
トランジスタＱ３の電流増幅率をｈＦＦ，とすると、ア
イドリング電流（出力トランジスタＱ２のエミツク直流
電流）の１／ｈＦＥの電流が上記ダイオードＱ４と駆動
トランジスタ４Ｑ１を通して出力トランジスタＱ３のベ
ースに流れなければならなくなる。

上記アイドリング電流は３０ｍＡ程度すると、上記ダイ
オードＱ４のバイアス電流は０．３ｍＡと極めて小さく
設定できるものとなる。

これによりクロスオーバー歪の減少が図られる。

そして、このバイアス電流は、トランジスタのベース・
エミツク間電圧ＶＢＥの変化に対しては、抵抗Ｒ１＝
Ｒ，２とすることにより相殺されて影響を受けず、した
がって温度特性の改善が図られる。

また、電源電圧の変化に対しては、定電流■０，■０′
が同じく変化するようにしておけばアイドリング電流の
増減分の１／ｈＦＥだけしかバイアス電流が変化せず、
したがって増減電圧特性の改善が図られる。

次に、本発明の具体的な一実施例回路を第２図に示す。

同図において、破線で囲まれた部分は半導体集積回路内
に構成され、外付ピン■〜■を介して外部回路と接続さ
れ、あるいは電源供給がなされる。

本実施例回路のうち、一点鎖線で囲まれた部分１〜１１
は、本実施例回路の主要部を示すものであり、前記基本
的な実施回路に対応させて以下説明する。

トランジスタＱ２５，Ｑ２６は出力段の駆動部１を構成
するものであって、トランジスタＱ２６が第１図の実施
例の前記駆動トランジスタＱ１に相当する。

トランジスタＱ２５はエミツタフロワ増幅回路を構成し
、上記駆動部１の駆動能力を高めるためにある。

本実施例回路において、特に上記トランジスタＱ２５の
コレクタを出力端子■に接続したのは、下側出力段の出
力信号振幅を大きく採るためであり、これによると振幅
をＶｃｃ／２（中点電位）−（ ＶＢＥＱｔａ ＋ＶＢ
ＢＱ３０ ）まで得ることができる。

この接続によれば上配トランジスタＱ，２５のコレクタ
をトランジスタＱ２６のコレクタに接続したダーリント
ン接続したものに比べ、ＶＢＥＱ２５，ＶＢＥＱ２７に
相当する電圧分の出力レベル損失が少なくできるのであ
る。

また、ダーリントン接続されたトランジスタＱ２８ ，
Ｑ２９は一方の出力増幅部２を構成するものであって、
第１図の実施例の前記出力段トランジスタＱ２に相当す
る。

トランジスタＱ３ｏは他方の出力増幅部３を構成するも
のであって、第１図の実施例の前記出力段トランジスタ
Ｑ３に相当する。

そして、トランジスタ２０は定電流負荷５として作用し
、第１図の実施例の前記定電流負荷回路ＣＳに相当する
。

またトランジスタＱ２１は上記定電流負荷５に対！応し
て設けられる定電流回路６を構成するものであって、第
１図の実施例の前記定電流回路ＣＳ′に相当する。

上記定電流負荷５は駆動部１を構成するトランジスタＱ
２６のコレクタ側に、上記定電流回路６はそのトランジ
スタＱ２６のエミツタ側にそれぞれ接続されるものであ
る。

また抵抗Ｒ１６で構成されるインピーダンス手段１０は
第１図の実施例の前記エミツタ抵抗Ｒ１に相当する。

抵抗Ｒ１５によるインピーダンス手段１１は第１図の実
施例の前記抵抗Ｒ２に相当するものであり、その抵抗値
は上記抵抗Ｒ１６の抵抗値と実質的に等しく設定されて
いる。

さらに、ダイオード（ダイオード接続したトランジスタ
）Ｑ２７がスイッチング手段４を構成し、第１図の実施
例の前記スイッチングダイオードＱ４に相当する。

また定電流負荷５と駆動トランジスタＱ２６のコレクタ
間に接続された直列接続ダイオードＱ２２〜Ｑ２４（ダ
イオード接続したトランジスタ）はバイアス手段９を構
成し、無信号時における上記ダイオードＱ２７を順方向
にバイアスするものであって、第１図の実施例の前記ダ
イオード回路Ｑ５，Ｑ６に相当する。

また７は電流回路を構成するものであって、トランジス
タＱ１７〜Ｑ１９、抵抗Ｒ１１で構成される。

この定電流回路は、後述する初段回路のバイアス回路を
構成するものの他、上記定電流負荷５，定電流回路６を
駆動するものである。

このように一の定電流に基づいて定電流負荷５，定電流
回路６の定電流を決定するものであるため、両者は同一
の電流を流すものとなる他に、同様に変動するものとな
るから、両者の相対的バランスを保つことができる。

したがって、前記説明したように増減電圧特性の改善が
図られる。

なお、同図において、トランジスタＱ１０，Ｑ１１は差
動増幅回路を構成する増幅トランジスタである。

また、トランジスタＱ１３ ｔ Ｑ１５は上記差動増幅
回路の出力回路を構成し、上記駆動部１のトランジスタ
Ｑ２５を駆動する。

また、８は電源回路であって、ツエナーダイオードＤｚ
，｝ランジスタＱ１６等により構成され、上記差動回路
の電源を定電化するためのものである。

上記具体的実施例回路における出力（Ｗ）一歪率（ＴＨ
Ｄ）Ｍ性の実測結果を第４図に示す。

同図において、実線で示した特性曲線ｌ１，ｌ２は、そ
れぞれ入力信号の周波数ｆをｆ＝ Ｉ ＫＨＺ ，１
０ＫＨＺとした本実施例回路のものを示す。

そして破線で示した特性曲線”’１ ’ ，ｌ２ ’は
従来回路の同様な条件の下での実測値を示す。

同図に示すように、本発明を適用することによって歪率
（ＴＨＤ）が大幅に改善できることが理解されよう。

また、周波数（ Ｈｚ ）一歪率（妬）特性の比較を第
５図に示す。

曲線ｌ３が本実施例回路のものを示し、ｌ３′が従来の
回路のものを示す。

同図からも歪率の大幅な改善が図られることが理解され
よう。

なお、このときのパラメータは、出力１Ｗ，負荷８Ωの
場合を示すものである。

【図面の簡単な説明】

第１図、第２図はそれぞれ本発明の一実施例を示す回路
図、第３図は従来の回路の一例を示す回路図、第４図は
第２図の回路の出力一歪率特性図、第５図は第２図の回
路の周波数一歪率特性図である。 Ｑ１〜Ｑａ，Ｑ１０−Ｑ３０……トランジスタ（ダイオ
ード接続したものも含む）、Ｒ１，Ｒ２，Ｒ１０〜Ｒ１
９，Ｒ０１〜ＲＯ６……抵抗、Ｃ，Ｃ１，Ｃ０１〜ＣＯ
７……コンデンサ、１〜７……外付ピン、ｌ１〜ｌ３（
ｌ１’〜ｌ３′）……特性曲線、１……駆動部、２，３
……出力段増幅部，４……スイッチング手段、５……定
電流負荷回路、６……定電流回路、７……定電流回路、
８……電源回路、９……バイアス回路。

Claims (1)

【特許請求の範囲】
1. １ 少なくとも１駆動トランジスタ，第１出力トランジ
   スタ，第２出力トランジスタ，定電流負荷回路，第１抵
   抗手段，スイッチング手段，バイアス手段を具備し、上
   記駆動トランジスタのコレククは上記バイアス手段を介
   して上記定電流負荷回路に結合され、上記定電流負荷回
   路は第１電源電圧供給点に接続され、上記駆動トランジ
   スタのエミツタは上記第１抵抗手段を介して第２電源電
   圧供給点に接続され、上記第１出力トランジスタのベー
   スは上記バイアス手段と上記定電流負荷回路とが接続さ
   れた回路接続点に接続され、上記第１出力トランジスタ
   のコレクタは上記第１電源電圧供給点に接続され、上記
   第１出力トランジスタのエミツタは上記第２出力トラン
   ジスタのコレクタに接続されるとともにプッシュプル出
   力回路の出力点に接続され、上記第２出力トランジスタ
   のベースが上記駆動トランジスタのエミッタに接続され
   、上記第２出力トランジスタのエミツタが上記第２電源
   電圧供給点に接続され、上記プッシュプル出力回路の出
   力点と上記駆動トランジスタのコレクタとの間にスイッ
   チング手段が接続されてなるプッシュプル出力回路にお
   いて、上記駆動トランジスタのエミツタと上記第２電源
   電圧供給点との間に上記定電流負荷回路に流れる定電流
   とほぼ等しい電流値の定電流を流すための定電流回路を
   接続せしめ、上記駆動トランジスタのベースとエミッタ
   との間に上記第１抵抗手段の抵抗値とほぼ等しい値の抵
   抗値を持った第２抵抗手段を接続せしめてなることを特
   徴とするプッシュプル出力回路。