JPS5889840A - 誘導体分離基板の製造方法 - Google Patents
誘導体分離基板の製造方法Info
- Publication number
- JPS5889840A JPS5889840A JP56188104A JP18810481A JPS5889840A JP S5889840 A JPS5889840 A JP S5889840A JP 56188104 A JP56188104 A JP 56188104A JP 18810481 A JP18810481 A JP 18810481A JP S5889840 A JPS5889840 A JP S5889840A
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- JP
- Japan
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- single crystal
- silicon
- substrate
- warpage
- polycrystalline silicon
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は誘電体分離形半導体基板の製造方法に係り、特
に、基板の反ＤＫ起因する作業能率の低下を低減せしめ
る製造方法を提供することに関する。
に、基板の反ＤＫ起因する作業能率の低下を低減せしめ
る製造方法を提供することに関する。
誘電体分離形半導体基板は素子間分離が極めて良好であ
ることより、特殊な半導体集積回路用途に実用化が検討
されている。
ることより、特殊な半導体集積回路用途に実用化が検討
されている。
該実用化検討の中で、現在量も大きな技術的課題の一つ
は半導体基板の反りに対する技術的克服である。
は半導体基板の反りに対する技術的克服である。
従来、誘電体分離形半導体基板の反りを低減する製造方
法上６技術的工夫として杜、多結晶シリコン堆積時、酸
素原子を混合することか知られている。該製造方法によ
れば、シリコン単結晶に比較して、熱膨張係数のより大
きい多結晶シリコンとより小さいシリコン酸化物とを適
当に混合することで基板の反りを低減することが可能で
はある。
法上６技術的工夫として杜、多結晶シリコン堆積時、酸
素原子を混合することか知られている。該製造方法によ
れば、シリコン単結晶に比較して、熱膨張係数のより大
きい多結晶シリコンとより小さいシリコン酸化物とを適
当に混合することで基板の反りを低減することが可能で
はある。
しかしながら、上記の従来の製造方法は実際の実施にあ
たって極めて大きな困難に直面する。なぜならは、多結
晶シリコンに混合するシリコン酸化物の形成は、本質的
に多結晶シリコン堆積とは別のものであプ、同一装置で
温度、ガス組成比のみで、シリコン酸化物の形成と多結
晶シリコンの堆積の両方共バラツキの少ない製造条件を
見い出すことは至難であ１作業能率の点から十分満足な
方法ではない。
たって極めて大きな困難に直面する。なぜならは、多結
晶シリコンに混合するシリコン酸化物の形成は、本質的
に多結晶シリコン堆積とは別のものであプ、同一装置で
温度、ガス組成比のみで、シリコン酸化物の形成と多結
晶シリコンの堆積の両方共バラツキの少ない製造条件を
見い出すことは至難であ１作業能率の点から十分満足な
方法ではない。
本発明による製造方法によれはこの点を改善することが
できる−０ また、従来の基板の反シの低減は、熱膨張係数の補償で
あり九と云えるが１本発明の製造方法はシリコンとは異
なった原子半径の元素を添加することＫよって誘起され
る内部応力を使って基板の反りに起因する作業能率の低
下の低減を計る。
できる−０ また、従来の基板の反シの低減は、熱膨張係数の補償で
あり九と云えるが１本発明の製造方法はシリコンとは異
なった原子半径の元素を添加することＫよって誘起され
る内部応力を使って基板の反りに起因する作業能率の低
下の低減を計る。
以下、実施例に基づき５本発明の詳細について説明する
。
。
第１図（ａ）〜（ｄｌは、本発Ｗ！ＡＫよる製造方法の
実施例を示した断面図である。第１図（麿）は、出発材
料である単結晶シリコン基体ｌの断面を示したものであ
る。基体１の抵抗率は後で形成される素子の電気的特性
を設計上追歯なものか選ばれる。実施例では、１〜３０
Ω−αの範囲の抵抗率が適宜選けれた。また基体１の厚
さは基体１を取□扱う上で十分な機械的強度の得られる
厚さが選けれる。実施例では３００〜５００μｍの厚さ
が基体のサイズに応じて適宜選けれた。
実施例を示した断面図である。第１図（麿）は、出発材
料である単結晶シリコン基体ｌの断面を示したものであ
る。基体１の抵抗率は後で形成される素子の電気的特性
を設計上追歯なものか選ばれる。実施例では、１〜３０
Ω−αの範囲の抵抗率が適宜選けれた。また基体１の厚
さは基体１を取□扱う上で十分な機械的強度の得られる
厚さが選けれる。実施例では３００〜５００μｍの厚さ
が基体のサイズに応じて適宜選けれた。
第１図（ｂ）は上記該基体ＩＫ、溝２を形成し九状態を
示す断面図である。該溝２は、完成時、半導体集積回路
におけるいわゆる絶縁分離領域に相当するところの所定
の場所に設けられる。溝２の働きは第１図（ｃ）で説明
する絶縁膜３と相俟って、完成時、単結晶領域間の絶縁
分離をすることである。
示す断面図である。該溝２は、完成時、半導体集積回路
におけるいわゆる絶縁分離領域に相当するところの所定
の場所に設けられる。溝２の働きは第１図（ｃ）で説明
する絶縁膜３と相俟って、完成時、単結晶領域間の絶縁
分離をすることである。
＃２の深さ、および幅は、素子特性および溝加工精度を
考躍して選はれる。実施例では、＃溝２の深さおよび幅
は、それぞれ２０〜７０μｍ、３０〜Ｚｏｏμｍが適宜
選ばれた。
考躍して選はれる。実施例では、＃溝２の深さおよび幅
は、それぞれ２０〜７０μｍ、３０〜Ｚｏｏμｍが適宜
選ばれた。
第１図（ｃｌは、第１図（ｂ）で溝２を形成したものに
％絶縁膜３を被覆した状噛を示す。絶縁膜３の働きは第
１図（ｂ）で説明したように単結晶領域間の絶縁分離を
行うことである。従って、その目的に適うものであれば
何んでもよいし、ｔた。形成の方法も熱酸化法４以外に
熱分解法、加水分解法、スバ。
％絶縁膜３を被覆した状噛を示す。絶縁膜３の働きは第
１図（ｂ）で説明したように単結晶領域間の絶縁分離を
行うことである。従って、その目的に適うものであれば
何んでもよいし、ｔた。形成の方法も熱酸化法４以外に
熱分解法、加水分解法、スバ。
夕法等何んでもよいし、膜の厚さも十分な絶縁分離が行
なえる範囲であ゛ればどの厚さを選んでもよい。膜厚に
対する制約としては、薄すぎると、膜の絶縁耐圧が不足
であシ、厚すぎると、膜にクラックが生じたＬ絶縁膜３
と基板１とや界面応力が大きくなりすぎたりと尋不都合
が生じる。実施例では、０．５〜３．５μｍの熱酸化層
を使用しえ。
なえる範囲であ゛ればどの厚さを選んでもよい。膜厚に
対する制約としては、薄すぎると、膜の絶縁耐圧が不足
であシ、厚すぎると、膜にクラックが生じたＬ絶縁膜３
と基板１とや界面応力が大きくなりすぎたりと尋不都合
が生じる。実施例では、０．５〜３．５μｍの熱酸化層
を使用しえ。
第１図（山は第１図（Ｃ）Ｋ引き続いて、絶縁膜３０表
面に、多結晶シリコン４を堆積させた状部を示す断面図
である。多結晶シリコン４の働きは完成時絶縁分離され
九単結晶領域を支持することである。
面に、多結晶シリコン４を堆積させた状部を示す断面図
である。多結晶シリコン４の働きは完成時絶縁分離され
九単結晶領域を支持することである。
従って、誘電体分離形半導体基板の取扱上必要な機械的
強度をもたせるために十分厚く形成する。
強度をもたせるために十分厚く形成する。
さて、単結晶一体１と多結晶シリコン４とは同一の元素
ながら、構造が異なるために１熱膨張係数が異なり、ま
た上述のように多結晶シリコン４は数百〇１ンメータ０
厚さに形成されるために通常の製造方法では極めて大き
な内部応力ｉ内在させている。
ながら、構造が異なるために１熱膨張係数が異なり、ま
た上述のように多結晶シリコン４は数百〇１ンメータ０
厚さに形成されるために通常の製造方法では極めて大き
な内部応力ｉ内在させている。
単結晶基体ｌと多結晶シリコン４との熱膨張係数を比較
すると多結晶シリフン４０大きく第１図（ｄ）までの工
種では、単結晶側が凸になるように反る。しかしながら
、その後の酸化性雰囲気における熱処理が重ねられて行
くＫつれて１段々その反シの状況は、凸から凹Ｋ（単結
晶側で）変化する。
すると多結晶シリフン４０大きく第１図（ｄ）までの工
種では、単結晶側が凸になるように反る。しかしながら
、その後の酸化性雰囲気における熱処理が重ねられて行
くＫつれて１段々その反シの状況は、凸から凹Ｋ（単結
晶側で）変化する。
その主たる原因は多結晶シリコン４の表面から内部へ微
小クラックあるいは粒界を通じた酸素原子の拡散とそれ
による酸化物の形成による体積膨張のためである。
小クラックあるいは粒界を通じた酸素原子の拡散とそれ
による酸化物の形成による体積膨張のためである。
実際の製造上、基板め反シには、作業能率を著しく低下
する反りと、ある範囲内であれに実質上。
する反りと、ある範囲内であれに実質上。
はとんど作業能率を低下しない反りとが存在する。
すなわち、単結晶側が凹になる反りは前者のものであり
、単結晶側か凸になる反りは後者のものである。それは
、フォトエッチングエ８！における目合わせ露光作業あ
るいはウェハープロビングエ椙忙おける検査作業等にお
けるように平らな台に上記の二種類の反りのクエパース
を置きチャッキングさせる場合を思考実験すれは容易に
理解することがでｉる。本特許は上紀反シの方向によっ
て作業能率への影譬が著しく異なる点を積極的に利用す
る。つまり、作業能率の低下を来たさない方向へ製造工
程中に基板を意識的に反らせしめるわけである。
、単結晶側か凸になる反りは後者のものである。それは
、フォトエッチングエ８！における目合わせ露光作業あ
るいはウェハープロビングエ椙忙おける検査作業等にお
けるように平らな台に上記の二種類の反りのクエパース
を置きチャッキングさせる場合を思考実験すれは容易に
理解することがでｉる。本特許は上紀反シの方向によっ
て作業能率への影譬が著しく異なる点を積極的に利用す
る。つまり、作業能率の低下を来たさない方向へ製造工
程中に基板を意識的に反らせしめるわけである。
本発明による製造方法では、それを第１図（ｄ）の多結
晶シリコン４の堆積工程で実現する。すなわち、多結晶
シリコン４を堆積工程でシリコンよりも原子半径の小さ
い元素を十分多量に添加する。
晶シリコン４の堆積工程で実現する。すなわち、多結晶
シリコン４を堆積工程でシリコンよりも原子半径の小さ
い元素を十分多量に添加する。
第１図（ｄｌＯ層５は、本発明で特に設けた上記原子半
径が小さい元素を添加した層である。実施例では、多層
多結晶シリコン４０１層の厚さを３０〜５０μｍ１小原
子半径原素添加層５の１層厚さを５〜１０μｍ、添加元
素はボロンもしくはリン、添加量は１０１１１〜ｉｏ”
ｃｍ−”を使用した。添加層５の働きは、シリコンよシ
も原子半径の小さい元素が多量に添加されることＫより
誘起される圧縮形の内部応力で、基板を単結晶側が凸に
なるようにならしめさせることである。
径が小さい元素を添加した層である。実施例では、多層
多結晶シリコン４０１層の厚さを３０〜５０μｍ１小原
子半径原素添加層５の１層厚さを５〜１０μｍ、添加元
素はボロンもしくはリン、添加量は１０１１１〜ｉｏ”
ｃｍ−”を使用した。添加層５の働きは、シリコンよシ
も原子半径の小さい元素が多量に添加されることＫより
誘起される圧縮形の内部応力で、基板を単結晶側が凸に
なるようにならしめさせることである。
添加層５の形成筒数、あるいは添加する元素の量は、基
板が全熱処理１薯を経過した後どのような反り状況にな
るかを考慮して決定される。つまり。
板が全熱処理１薯を経過した後どのような反り状況にな
るかを考慮して決定される。つまり。
単結晶シリコンと、多結晶シリコンとの熱膨張係数の相
異、および、多結晶シリコン側の酸化による体積膨張と
の兼ね合いで、添加層５による内部応力の補償量が決め
られ、それは、添加゛景色るいは添加層５０箇数により
て制御される。実施例では添加層５０箇数は３〜７個を
使用した。
異、および、多結晶シリコン側の酸化による体積膨張と
の兼ね合いで、添加層５による内部応力の補償量が決め
られ、それは、添加゛景色るいは添加層５０箇数により
て制御される。実施例では添加層５０箇数は３〜７個を
使用した。
第１図（ｄ）は、多結晶シリコン４に添加層５をサンド
ウィッチにした形であるがこれに限る必要はなく、第２
図に示したもの実施可能である。第２図多結晶シリコン
６は、第１図（ｄ）の多結晶シリコーン４と異なって、
堆積時シリコンよ）も原子半径の小さい元素１例えはボ
ロンあるいはリンを適蟻量添加している。その原子半径
の小さい元素を添加することＫよシ基板を都合の好い方
向に反らしめる内部応力を発生せしめる。
ウィッチにした形であるがこれに限る必要はなく、第２
図に示したもの実施可能である。第２図多結晶シリコン
６は、第１図（ｄ）の多結晶シリコーン４と異なって、
堆積時シリコンよ）も原子半径の小さい元素１例えはボ
ロンあるいはリンを適蟻量添加している。その原子半径
の小さい元素を添加することＫよシ基板を都合の好い方
向に反らしめる内部応力を発生せしめる。
第１図（ａ）〜（ｄ）は本発明による製造方法の実施例
を示す断面図である。第２図は本発明による製造方法の
他の実施例を示す断面図である。 なお図において、ｌ；・・・・・単結晶シリコン基体。 ２・・・・・・溝、３・・・・・・絶縁膜％４・・・・
・・多結晶シリコン、５・・・・・・小原子半径元素添
加層、６・旧・・小原子半径元素添加層％６・・・・・
・小原子半径元素添加多結晶シリコン、である。 第 １ 聞
を示す断面図である。第２図は本発明による製造方法の
他の実施例を示す断面図である。 なお図において、ｌ；・・・・・単結晶シリコン基体。 ２・・・・・・溝、３・・・・・・絶縁膜％４・・・・
・・多結晶シリコン、５・・・・・・小原子半径元素添
加層、６・旧・・小原子半径元素添加層％６・・・・・
・小原子半径元素添加多結晶シリコン、である。 第 １ 聞
Claims (1)
- 【特許請求の範囲】 単結晶シリコン基体の一表面に溝を形成した後。 該表面に絶縁膜を形成し、その上に多結晶シリコンを厚
く堆積せしめ、単結晶シ１Ｊコン基体のもう一方の表面
より単結晶シリコンを除去し、多結晶シリコン基体に絶
縁分離され九複数箇の単結晶シリコン領域を形成する誘
電体分離基板の製造方法において、［−多結、晶シリコ
ンの堆積一工程でシリコンの原子半径よりも小さい元素
を該多結晶シリコン領域の全域もしくは局部に添加した
ことを特徴とする誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188104A JPS5889840A (ja) | 1981-11-24 | 1981-11-24 | 誘導体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188104A JPS5889840A (ja) | 1981-11-24 | 1981-11-24 | 誘導体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5889840A true JPS5889840A (ja) | 1983-05-28 |
Family
ID=16217765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56188104A Pending JPS5889840A (ja) | 1981-11-24 | 1981-11-24 | 誘導体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5889840A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189508A (en) * | 1988-03-30 | 1993-02-23 | Nippon Steel Corporation | Silicon wafer excelling in gettering ability and method for production thereof |
| KR100505804B1 (ko) * | 2001-08-23 | 2005-08-04 | 세이코 엡슨 가부시키가이샤 | 반도체 기판의 제조 방법, 반도체 기판, 전기 광학 장치및 전자 기기 |
-
1981
- 1981-11-24 JP JP56188104A patent/JPS5889840A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189508A (en) * | 1988-03-30 | 1993-02-23 | Nippon Steel Corporation | Silicon wafer excelling in gettering ability and method for production thereof |
| KR100505804B1 (ko) * | 2001-08-23 | 2005-08-04 | 세이코 엡슨 가부시키가이샤 | 반도체 기판의 제조 방법, 반도체 기판, 전기 광학 장치및 전자 기기 |
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