JPH01315159A - 誘電体分離半導体基板とその製造方法 - Google Patents

誘電体分離半導体基板とその製造方法

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JPH01315159A JP63173701A JP17370188A JPH01315159A JP H01315159 A JPH01315159 A JP H01315159A JP 63173701 A JP63173701 A JP 63173701A JP 17370188 A JP17370188 A JP 17370188A JP H01315159 A JPH01315159 A JP H01315159A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、誘電体分離構造の半導体基板とその製造方法
に関する。
（従来の技術） 従来より、半導体装置の素子分離法としてｐｎ接合分離
や誘電体分離が知られている。誘電体分離はｐｎ接合分
離に対して次のような利点を有する。
■高温動作時にも漏れ電流が少ない。
■寄生サイリスク動作によるラッチアップがない。
■高耐圧素子の分離に要する面積が少なくて済む。
■電圧印加の極性を考慮する必要がない。
■寄生容量が少ない。
誘電体分離を実現するため方法としていくつかの方法が
知られている。例えば、直接接着技術を利用して間に酸
化膜を挟んで２枚のシリコン基板を一体化する方法、サ
ファイア基板にシリコン層を気相成長させるＳＯ８法、
シリコン基板上に絶縁膜を介して非晶質Ｓｉ層を堆積し
これを再結晶化させる方法、シリコン基板の一部をエツ
チングして酸化膜を形成した後、多結晶シリコン層を厚
く堆積し、裏側から研磨して多結晶シリコン膜で保持さ
れて島状に分離された結晶シリコンを得る方法、シリコ
ン基板に酸素をイオン注入して内部に酸化膜を形成する
方法（Ｓ　ＩＭＯＸ法）２等である。これらのうち特に
、直接接着技術による方法は、簡便に誘電体分離半導体
基板を実現でき。
任意の厚みの良質のシリコン層からなる活性層を得るこ
とができる１等の点で優れた方法として注目される。
しかし、直接接着技術による誘電体分離基板にもいくつ
かの問題がある。一つは、基板の反りの問題である。直
接接着の場合、２枚の基板は熱処理により一体化される
が、熱処理後室温に戻る際に、シリコンとシリコン酸化
膜の熱収縮差によって両者に応力が発生する。シリコン
の方が酸化膜より熱膨張係数が大きく、従って熱収縮が
大きいので、室温においてはシリコンに引張り応力が働
き、酸化膜には圧縮応力が働く。一般に、素子を形成す
る活性層側のシリコン層は所定の厚みに研磨され、基台
となる他方のシリコン層はこれより厚く１分離酸化膜は
厚み方向の中心にはないから。
ヒ述のような応力が働くと薄い活性層側のシリコン層が
凸になるように反りが生じる。この様な反りは、半導体
ウェハの大口径化や素子の微細化につれてＰＥＰ工程等
に支障を来たす。
第２の問題は、直接接着半導体ウェハでは周縁部が確実
に接合しないことである。これは、もともと基板周縁部
の面がダしているためである。この周縁部の未接合部は
機械的強度が弱く、素子製造工程で割れ等の原因となる
から、直接接着基板の周縁部を所定範囲除去することが
必要になる。
ところで通常、半導体ウェハには結晶方位を示すオリエ
ンテーションフラット（以下、オリフラと呼ぶ）が設け
られる。オリフラを設ける具体的な理由は２例えば素子
分離やＭＯ５型素子のゲートを作るために７字溝を形成
する際に、これを正確に形成するためである。即ち、半
導体ウェハに面方位（１００）のものを用い、これにア
ルカリ性エッチャントによる異方性エツチングで７字溝
を形成するに当たって、７字溝の辺の方向が＜０１１＞
からずれると、アンダーカットが大きくなり、７字溝が
広がってしまう。そこで半導体ウェハに予め、＜０１１
＞に平行なオリフラを設けておけば、このオリフラを基
準として設計されたマスクを用い、結晶方位に合わせた
パターンを半導体ウェハ上に確実に形成して、所望の７
字溝を得ることができるのである。ところが前述のよう
に直接接着基板で周縁の未接合部を除去すると。
オリフラも除去されてなくなり、結晶方位に合わせたパ
ターン形成が困難になる。
（発明が解決しようとする課題） 以」二のように、２枚の基板を接着して得られる誘電体
分離基板においては、特に大口径化や素子の微細化に伴
って反りが問題となり、また未接合の周縁部を除去する
ことによりオリフラが消滅する。といった問題があった
。
本発明は、この様な問題を解決した誘電体分離半導体基
板とその製造方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明にかかる誘電体分離半導体基板は、第１のシリコ
ン層とこれより厚い第２のシリコン層が間に酸化膜を介
在させて接合されたものであって、第１のシリコン層が
面方位（１００）または（１１０）であり、第２のシリ
コン層が面方位（１１１）であることを基本的特徴とす
る。
本発明は第２に、この様な基本構成において。
周縁部を除去してオリフラが設けられていることを特徴
とする。
本発明の方法は１面方位（１００）または（１１０）の
第１のシリコン基板と面方位（１１１）の第２のシリコ
ン基板を間に酸化膜を介在させて直接接着して一体化し
、この一体化された半導体ウェハの周縁部を除去してオ
リフラを形成し、その後第１のシリコン基板側を研磨し
て所定厚みの活性層を形成する工程を有することを特徴
とする。
（作用） 本発明によれば、誘電体分離基板の反りが小さいものと
なる。その理由は次の通りである。
誘電体分離基板の反りの原因は前述のように。
シリコンと酸化膜の熱膨張係数の差により発生する応力
である。ある応力が働いた時に基板がどれだけ反るかは
、基板を構成する材料のヤング率とポアソン比で決まる
。誘電体分離基板の場合、支持基台となる第２のシリコ
ン層側のヤング率とポアソン比が大きく影響する。いま
、シリコン基板にシリコン酸化膜が形成された２層のみ
の状態を考える。この基板の反りＸは、シリコンのヤン
グ率Ｅと、ポアソン比シ、比例定数Ｃを用いて次のよう
に表わされる。
Ｘ−ｃ・　（１−ν）／Ｅ 面方位（１００）のシリコン基板では。
Ｅ　−１，３１ｘ　１０１２ｄｙｎ　／ｃＩＩ２．　　
！／　−０，２８である。
一方面方位（１１１）のシリコン基板では。
Ｅ　−１，７０ｘ　１０”　２ｄｙｎ　／（：ｘ２．　
　シー　０．２Ｂである。
これらの値から、（１００）シリコン基板の反りと（１
１１）シリコン基板の反りを比較すると。
前者が１のとき後者は０．７９となる。即ち。
（１１１）シリコン基板の反りの方が小さい。このこと
から、基台となる厚い第２のシリコン層側を（１１１）
とし、活性層となる第１のシリコン層を（１００）とし
た時に、第１．第２のシリコン層を共に面方位（１００
）とした時に比べて反りが小さいものとなる。第１のシ
リコン層を（１１０）とした場合も同様である。
以上の作用は特に、直接接着技術による誘電体分離基板
において重要である。何故なら、前述のように製造工程
上の理由や素子設計上の理由から。
一般に活性層の面方位は（１００）に規定されるが、直
接接着技術では活性層となる第１のシリコン層の面方位
に関係なく、第２のシリコン層の面方位を選ぶことがで
きるからである。勿論、直接接着法以外に、スピンオン
グラスによる接着法。
電圧印加を利用するアノ−デイック・ボンディング法等
による誘電体分離基板においても同様の効果が得られる
。
また本発明によれば、直接接着による誘電体分離基板の
周縁部を除去して改めてオリフラを形成することにより
、結晶方位に合わせたパターン形成が容易で、しかも機
械的強度が十分な誘電体分離基板が得られる。
（実施例） 以下１本発明の実施例を図面を参照して説明する。
第１図（ａ）〜（ｅ）は、一実施例の誘電体分離シリコ
ン基板の製造工程を示す図である。
（ａ）に示すように鏡面研磨された第１のシリコン基板
１および第２のシリコン基板２を用意する。
第１のシリコン基板１は、ｎ型、比抵抗２０〜３０Ω・
０１１面方（１００）、厚さ５００μｍとし、その表面
には熱酸化により１μｍのシリコン酸化膜３を形成する
。第２のシリコン基板２は１面方位（１１１）　、厚さ
５００μｍとする。この様な２枚の基板１，２を（ｂ）
に示すように直接接着して一体化したウェハ１０を得る
。
接着工程は次の通りである。先ず基板１，２をＨ２ＳＯ
４−Ｈ２０□混合液、ＨＣノーＨ２Ｏ２混合液、王水等
で洗浄した後、１０分程度水洗し。
スピンナで脱水乾燥する。これらの処理を経た基板を、
正常な雰囲気下で鏡面同士を密着させる。
この操作により２枚の基板はある程度の強度をもって接
着する。次に接着した基板を拡散炉等で熱処理すること
により、接着強度が上がり完全に一体化される。接着強
度の向上は、２００℃以上の熱処理にで観察される。熱
処理は例えば、酸素。
水素、不活性ガス、水蒸気、或いはこれらの混合雰囲気
中で行うことができる。本実施例においては、洗浄をＨ
２ＳＯ４−Ｈ２Ｏ。混合液とＨＣ，１７−Ｈ２０２混合
液で行い、熱処理は少量の酸素を含む窒素中で１１００
℃、２時間行った。
次にこのように一体化された半導体ウェハ１０にオリフ
ラを形成する。その工程を第２図を参照して説明する。
接合したままの状態では第２図（ｂ）に斜線で示す周縁
部１１は、未接合となっている。そこでこの未接合の周
縁部１１を削りとり、−回り小さい径の半導体ウェハ１
３を得る。
そしてこの半導体ウェハ１３．の外周の一部にオリフラ
１４を形成する。具体的には１周縁部１１を除去する前
に、もとの基板に予め付けられているオリフラ１２と平
行する（または直交する）印を半導体ウェハ表面に付け
２周縁部１１を除去した後にこの印を基準に新たなオリ
フラ１４を形成する。オリフラ１４は、＜０１１＞と平
行（または直交）する方向とし、所望の結晶軸からのず
れの許容誤差は±５″程度である。
次にこの様な半導体ウェハ１０の素子形成領域となる第
１の基板１１を研磨し、第１図（ｃ）に示すように、そ
の厚みを６０μｍ程度とする。この後、第１図（ｄ）に
示すように、活性層としての第１の基板１側に異方性エ
ツチングにより素子分離用のＶ字溝５を形成する。そし
て第１図（ｅ）に示すように、熱酸化等により溝５の側
面に分離用酸化膜を形成し、溝５内に多結晶シリコン層
６を埋め込んで平坦化・して、誘電体分離基板を完成す
る。
この実施例による３インチ誘電体分離基板の反りは、第
１図（ｃ）の研磨後の状態で、８．４μｍ〜１０．３μ
ｍであり、　平均９．８μ尻であった。第２の基板に第
１の基板と同様（１００）基板を用いた他、実施例と同
様の条件で形成した比較例の誘電体分離基板においては
２反りは、１１．３ｕｍ　〜１５．３ａｍであり、平均
１３．２μｍであった。また、第１図（ｅ）の完成状態
の誘電体付ダ基板の反りは、実施例では８．０．ｃｚｍ
〜１０．０ｕ７Ｉｌ（平均９．５μｍ）であり、比較例
ではこれが１０．３μ７７Ｚ〜１５．１μ７７２（平均
１２．７μ７７Ｚ）であった。以上がら。
活性層となる第１の基板に面方位（１００）を用い、基
台となる第２の基板に面方位（１１１）を用いることに
より２反りの少ない誘電体分離基板が得られることがわ
かる。従ってこの実施例により、誘電体分離基板の大口
径化が容易になり、またこの基板を用いた集積回路の素
子の微細化が図られる。
またこの実施例では、活性層側を（１００）としており
、これは特にＭＯＳ型素子を形成したした時に優れた特
性を得る上でを用である。
またこの実施例によれば１周縁部の未接合部を除去して
機械的強度を十分なものとし、しがも改めてオリフラを
付けてパターン形成を容易にした誘電体分離基板が得ら
れる。
実施例では、第１の基板として面方位（１００）を用い
た場合を説明したが２聞方位（１１０）の場合にも同様
に本発明を適用でき、実施例と同様の効果が得られる。
［発明の効果］ 以上述べたように本発明によれば、酸化膜を介して対抗
するシリコン層のうち反りにより大きい影響を与える厚
い第２のシリコン層の面方位を（１１１）にすることで
２反りを少なくすることができる。また素子が形成され
る第１のシリコン層は、第２のシリコン層の面方位にか
かわらす素子形成に都合のよい面方位とすることができ
る。
従って反りの少ない優れた誘電体分離基板を得ることが
できる。また本発明によれば、直接接着による誘電体分
離基板の周縁部を除去してオリフラを設けることにより
、基板の機械的強度を十分なものとし、且つ結晶方位に
合わせたパターン形成を可能とすることができる。
【図面の簡単な説明】
第１図（ａ）〜（ｅ）は１本発明の一実施例の誘電体分
離基板の製造工程を示す断面図、第２図（ａ）（ｂ）は
そのオリフラ形成工程を説明するための図である。 １・・・第１のシリコン基板、２・・・第２のシリコン
基板、３・・・酸化膜、５・・・７字溝、６・・・多結
晶シリコン層、１０・・・半導体ウェハ、１１・・・周
縁部。 １２・・・オリフラ、１３・・・半導体ウェハ、１４・
・・オリフラ。 出願人代理人　弁理士　鈴江武彦 第１図

Claims (4)

    【特許請求の範囲】
  1. （１）第１のシリコン層とこれより厚い第２のシリコン
    層の間に酸化膜を有する誘電体分離半導体基板において
    、第１のシリコン層が面方位（１００）または（１１０
    ）であり、第２のシリコン層が面方位（１１１）である
    ことを特徴とする誘電体分離半導体基板。
  2. （２）素子が形成される第１のシリコン層と基台となる
    第２のシリコン層の間に酸化膜を有する誘電体分離半導
    体基板において、第１のシリコン層が面方位（１００）
    または（１１０）であり、第２のシリコン層が面方位（
    １１１）であることを特徴とする誘電体分離半導体基板
    。
  3. （３）素子が形成される第１のシリコン層と基台となる
    第２のシリコン層が間に酸化膜を介在させて直接接合さ
    れて形成された誘電体分離半導体基板において、第１の
    シリコン層が面方位（１００）または（１１０）であり
    、第２のシリコン層が面方位（１１１）であって、接合
    後周縁部を除去して設けられたオリエンテーションフラ
    ットを有することを特徴とする誘電体分離半導体基板。
  4. （４）面方位（１００）または（１１０）の第１のシリ
    コン基板と面方位（１１１）の第２のシリコン基板を間
    に酸化膜を介在させて直接接着して一体化する工程と、
    一体化された半導体ウェハの周縁部を除去してオリエン
    テーションフラットを形成する工程と、第１のシリコン
    基板側を研磨して所定厚みの活性層を形成する工程とを
    有することを特徴とする誘電体分離半導体基板の製造方
    法。
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