JPS5890192A - 電子時計 - Google Patents
電子時計Info
- Publication number
- JPS5890192A JPS5890192A JP18783781A JP18783781A JPS5890192A JP S5890192 A JPS5890192 A JP S5890192A JP 18783781 A JP18783781 A JP 18783781A JP 18783781 A JP18783781 A JP 18783781A JP S5890192 A JPS5890192 A JP S5890192A
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- JP
- Japan
- Prior art keywords
- circuit
- inverter
- signal
- output
- frequency
- Prior art date
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- Granted
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の分野
本発明は電子時計に係り、とくに正確な歩度調整を行な
うことのできる電子時計に関する。
うことのできる電子時計に関する。
(2)従来技術
第1図、第2図は従来の電子時計の発振回路である。第
1図、第2図共水晶共振子11の一端がインバータ12
の入力に接続され、他端は出力抵抗13を介してインバ
ータ12の出力に接続されている。まだ水晶共振子11
の両端はそれぞれコンデンサ14.15を介して接地さ
れている。またインバータ12の入出力間は帰還抵抗1
6によって接続されている。第1図はこのインバータ1
2に並列にクロックドインバータ17が接続されている
。クロック・ド・インバータ17は、制御信号人によっ
て制御される。第2図は、インバータ12の電源を切り
換える回路を入れたもので、並列のインバータはなく、
制御信号は同じくへ〇以上の構成によって水晶共振子1
1の固有周波数に一致して励損させた基本クロック信号
をインノ々−タ12の出力として取り出す。これを後段
の分周回路によって分周して単位周波数の単位クロック
信号を作る。第1図のクロツクインノく一夕及び第2図
の電源切換えは電池電圧が低下した際などに一時的に動
作するもので、制御信号Aによって制御される。このよ
うな電子時計の基本タロツク信号のズレを補正するため
の歩度調整機構としては、コンデンサ14.15を回路
の外付けとして、これをトリミングする方法や、分周回
路で特定の・くルスを加減算して歩IWを調整する方法
などがある。
1図、第2図共水晶共振子11の一端がインバータ12
の入力に接続され、他端は出力抵抗13を介してインバ
ータ12の出力に接続されている。まだ水晶共振子11
の両端はそれぞれコンデンサ14.15を介して接地さ
れている。またインバータ12の入出力間は帰還抵抗1
6によって接続されている。第1図はこのインバータ1
2に並列にクロックドインバータ17が接続されている
。クロック・ド・インバータ17は、制御信号人によっ
て制御される。第2図は、インバータ12の電源を切り
換える回路を入れたもので、並列のインバータはなく、
制御信号は同じくへ〇以上の構成によって水晶共振子1
1の固有周波数に一致して励損させた基本クロック信号
をインノ々−タ12の出力として取り出す。これを後段
の分周回路によって分周して単位周波数の単位クロック
信号を作る。第1図のクロツクインノく一夕及び第2図
の電源切換えは電池電圧が低下した際などに一時的に動
作するもので、制御信号Aによって制御される。このよ
うな電子時計の基本タロツク信号のズレを補正するため
の歩度調整機構としては、コンデンサ14.15を回路
の外付けとして、これをトリミングする方法や、分周回
路で特定の・くルスを加減算して歩IWを調整する方法
などがある。
(3)従来技術の問題点
従来の電子時計の発振回路では、歩度調整を行なってい
る際にも、クロック・ド・インノ々−夕や、電源切換え
回路が動作することがある。すなわちクロック・ド・イ
ンバー7タは電源電圧が低下した時などに通常のインバ
ータと共に動作するが、その他ノイズの影響を受けだ時
や、アラーム等が鳴っ死時((も動作する。クロックド
インバータが加わった時の発振周波数は、回路の9mが
変わるため通常と違ってし壕う。もう一度の電源切換え
回路の1吻合は、電源電圧が低下した時に発振回路の電
源電圧が1.5V系から3V系に切り換わる。この電圧
の変化は発振回路の発振周波数に影響l−でこれを変化
させる。第3図は発振回路の電源電圧と、発振周波数の
ズレとの関係を示すグラフである。
る際にも、クロック・ド・インノ々−夕や、電源切換え
回路が動作することがある。すなわちクロック・ド・イ
ンバー7タは電源電圧が低下した時などに通常のインバ
ータと共に動作するが、その他ノイズの影響を受けだ時
や、アラーム等が鳴っ死時((も動作する。クロックド
インバータが加わった時の発振周波数は、回路の9mが
変わるため通常と違ってし壕う。もう一度の電源切換え
回路の1吻合は、電源電圧が低下した時に発振回路の電
源電圧が1.5V系から3V系に切り換わる。この電圧
の変化は発振回路の発振周波数に影響l−でこれを変化
させる。第3図は発振回路の電源電圧と、発振周波数の
ズレとの関係を示すグラフである。
電圧が1.5v時の周波数をf =32.768 KH
zとの△fがほぼ0になるように合わせ込む。この状態
で、ぼ圧が3.Ovに変化すると、△fはほぼ10(0
[)M)も変化することがわかる。しだがって、もしク
ロックドインバータ及び電源切換l路動作時に歩度調整
を行なうと、ズした周波数に合わせてしまうことになり
、正確な歩度11整ができないという問題点があった。
zとの△fがほぼ0になるように合わせ込む。この状態
で、ぼ圧が3.Ovに変化すると、△fはほぼ10(0
[)M)も変化することがわかる。しだがって、もしク
ロックドインバータ及び電源切換l路動作時に歩度調整
を行なうと、ズした周波数に合わせてしまうことになり
、正確な歩度11整ができないという問題点があった。
(4)発明の目的
本発明は、従来の問題点を克服し、正確な歩度調整を行
なえる電子時計を提供することを目的とする。
なえる電子時計を提供することを目的とする。
(5)発明の構成
本発明は、基本クロック信号を発生する発振回路と、前
記発振回路から発生された基本クロック1g号を分周す
る分周回路と、前記分周回路で分周された単位クロック
信号をカウントするカウンタと、前記カウンタからの信
号に応じて時刻を表示する表示部と前記基本クロック信
号のずれを調整する歩度調整回路とを有する電子時計に
おいて、前記発振回路が水晶共振子と、入力部が前記水
晶共振子の一端に接続されたインバータと、このインバ
ータの出力部と前記水晶共振子の他端との間に接続され
た出力抵抗と、前記水晶共振子の両端と接地電位の間に
それぞれ接続されたコンデンサと、前i己インバータの
入力部と出力部の間に接続された帰還抵抗とで構成され
た回路に制御信号によって動作するインバータを前記イ
ンバータに並列接続した回路、あるいは、制御信号によ
って前記インバータの電源を切換える回路を加えた回路
、およびこれらの回路が前記歩11!調整手段を用いる
モードでは動作しないように前記9j制御制御分条件づ
ける論理回路とからなることを特徴とする。
記発振回路から発生された基本クロック1g号を分周す
る分周回路と、前記分周回路で分周された単位クロック
信号をカウントするカウンタと、前記カウンタからの信
号に応じて時刻を表示する表示部と前記基本クロック信
号のずれを調整する歩度調整回路とを有する電子時計に
おいて、前記発振回路が水晶共振子と、入力部が前記水
晶共振子の一端に接続されたインバータと、このインバ
ータの出力部と前記水晶共振子の他端との間に接続され
た出力抵抗と、前記水晶共振子の両端と接地電位の間に
それぞれ接続されたコンデンサと、前i己インバータの
入力部と出力部の間に接続された帰還抵抗とで構成され
た回路に制御信号によって動作するインバータを前記イ
ンバータに並列接続した回路、あるいは、制御信号によ
って前記インバータの電源を切換える回路を加えた回路
、およびこれらの回路が前記歩11!調整手段を用いる
モードでは動作しないように前記9j制御制御分条件づ
ける論理回路とからなることを特徴とする。
(6)発明の実施例
本発明の電子時計の実施例を図面を用いて説明する。第
4図は全体の構成を示すブロック図である。まず発振回
路31で32.768 KF(zの基本クロック信号を
発生する。この信号が分周回路32で分周され1市のク
ロック信号となる。このl Hzのクロック信号をもと
にして秒カウンタ339分力□ウンタ34及び時カウン
タ35でそれぞれ秒1分。
4図は全体の構成を示すブロック図である。まず発振回
路31で32.768 KF(zの基本クロック信号を
発生する。この信号が分周回路32で分周され1市のク
ロック信号となる。このl Hzのクロック信号をもと
にして秒カウンタ339分力□ウンタ34及び時カウン
タ35でそれぞれ秒1分。
時をカウントして表示部36で表示する。まだ歩度調整
回路37は、分周回路32を制御して適当なパルスを加
減算して歩度調整を行なう。そして同時に歩度調整モー
ドを示す信号を発振回路31に送ってクロックドインバ
ータが動作しないように制御する。
回路37は、分周回路32を制御して適当なパルスを加
減算して歩度調整を行なう。そして同時に歩度調整モー
ドを示す信号を発振回路31に送ってクロックドインバ
ータが動作しないように制御する。
第5図は発振回路の詳細図である。水晶埃恨子41の一
端がインバータ42の入力に接続され、他端は出力抵抗
43を介してインバータ42の出力に接続されている。
端がインバータ42の入力に接続され、他端は出力抵抗
43を介してインバータ42の出力に接続されている。
まだ水晶共振子41の両端はそれぞれコンデンサ44.
45を介して接地されている。まだインバータ42の入
出力1川は帰還抵抗46によって接続されている。この
インバータ42に並列にクロックドインバータ47が接
続されている。このクロックドインバータ47を制御す
る信号は、電源電圧の低下やアラーム等が動作した場合
に成立する制御信号Aと、歩度調整モードになった際に
成立する歩度調整モード信号Bをインバータ49を通し
だ信号とをAND回路48の入力として論理積にした信
号である。
45を介して接地されている。まだインバータ42の入
出力1川は帰還抵抗46によって接続されている。この
インバータ42に並列にクロックドインバータ47が接
続されている。このクロックドインバータ47を制御す
る信号は、電源電圧の低下やアラーム等が動作した場合
に成立する制御信号Aと、歩度調整モードになった際に
成立する歩度調整モード信号Bをインバータ49を通し
だ信号とをAND回路48の入力として論理積にした信
号である。
以上の回路構成によって通常はインバータ42の出力と
して周波数32.768 KHzの方形波を発生する。
して周波数32.768 KHzの方形波を発生する。
また′成源罐圧の低下等があった1場合はクロックドイ
ンバータ47が動作してインバータ42を補き゛なうが
、歩度、11整モ一ド信号Bが成立しているときは、制
御信号人が成立1〜ているかどうかニ関係なくクロック
ドインバータ47は動作できないようになっている。従
って歩麗調整モードになっている時にクロックド・イン
バータが加わって発振回路のgmが、変動する心配はな
く、定常状態の基本周波数に対1−で歩If調整を行な
うことができる。
ンバータ47が動作してインバータ42を補き゛なうが
、歩度、11整モ一ド信号Bが成立しているときは、制
御信号人が成立1〜ているかどうかニ関係なくクロック
ドインバータ47は動作できないようになっている。従
って歩麗調整モードになっている時にクロックド・イン
バータが加わって発振回路のgmが、変動する心配はな
く、定常状態の基本周波数に対1−で歩If調整を行な
うことができる。
、麻6図は分周回路と歩度調整回路とを示す。分周回路
は14段のバイナリ−カウンタ13C1〜13C14に
よって構成されている。発振回路で発生した3 2.7
68 KHzの基本クロック信号はこれらのバイナリ−
カウンタを通ってI Hzの単位クロック信号となる。
は14段のバイナリ−カウンタ13C1〜13C14に
よって構成されている。発振回路で発生した3 2.7
68 KHzの基本クロック信号はこれらのバイナリ−
カウンタを通ってI Hzの単位クロック信号となる。
この分周回路に対して歩度調整回路が以下のように構成
されている。バイナリカウンタBC1とBO2のセント
端子にANI)回路51.52の出力が接続され、バイ
ナリカウンタBC3とBO2のリセット端子にはAND
回路53の出力が共通に接続されている。後で説明する
ようにこれらのバイナリカウンタBCI〜BC4のセッ
ト・リセットによって分周回路の進み遅れを調整する。
されている。バイナリカウンタBC1とBO2のセント
端子にANI)回路51.52の出力が接続され、バイ
ナリカウンタBC3とBO2のリセット端子にはAND
回路53の出力が共通に接続されている。後で説明する
ようにこれらのバイナリカウンタBCI〜BC4のセッ
ト・リセットによって分周回路の進み遅れを調整する。
AND回路51〜53には、歩度調整指示信号1〕T1
〜DT3がそれぞれ入力し、同時に共通のタイミング信
号φBが入る。信号1)Tl〜DT3は歩度調整の大き
さを指示するものでそれぞれ外部端子よりインバータ5
4〜56を経て入力されている。タイミング信号φBは
NOR回路57の出力である。NOR回路57の入力は
、タイミング信号φAとφ人の反転信号を32.768
Kl(zのクロック信号の立上りで出力するシフトレ
ジスタSRのデータ信号である。すなわちシフトレジス
タSRは32.768 Kl(zのクロック信号をφ入
力とし、タイミング信号φA、 fデータ入力とし、そ
のデータ出力QがAil記NO1%回路57に送られる
。タイミング信号φAけインバータ58の出力でQR。
〜DT3がそれぞれ入力し、同時に共通のタイミング信
号φBが入る。信号1)Tl〜DT3は歩度調整の大き
さを指示するものでそれぞれ外部端子よりインバータ5
4〜56を経て入力されている。タイミング信号φBは
NOR回路57の出力である。NOR回路57の入力は
、タイミング信号φAとφ人の反転信号を32.768
Kl(zのクロック信号の立上りで出力するシフトレ
ジスタSRのデータ信号である。すなわちシフトレジス
タSRは32.768 Kl(zのクロック信号をφ入
力とし、タイミング信号φA、 fデータ入力とし、そ
のデータ出力QがAil記NO1%回路57に送られる
。タイミング信号φAけインバータ58の出力でQR。
インバータ58の入力は、 NOR回路59の出力で
ある。NOR回路59の入力は、10秒に1回立上がる
パルスφ103をインバータ61で反転した信号と、
N0I(回路60の出力である。NOR回路6oの入
力は、前記NOROR回路の出力と、バイナリカウンタ
BCI〜BC3で分周された4、096 KHzのクロ
ック信号である。
ある。NOR回路59の入力は、10秒に1回立上がる
パルスφ103をインバータ61で反転した信号と、
N0I(回路60の出力である。NOR回路6oの入
力は、前記NOROR回路の出力と、バイナリカウンタ
BCI〜BC3で分周された4、096 KHzのクロ
ック信号である。
次にこの回路の動作を第7図(a)乃至(d)のタイミ
ングチャートを用いて説明する。第7図(a)は指示M
号DT t〜D’r a=’t (VDD V ヘル
) (1) ’ih合であり、この時は歩[X11整は
行なわれない。パルスφ108は10秒に1回立上がる
パルスで、その幅は4 fG(zの信号の一周期分以上
あればよい。このパルスφ105と、4KHzの信号が
NOR回路59.60とインバータ58.61を通って
タイミング信号φにとなる。信号φAは通常は論理1で
あ如パルスφ103が立ち上がっている時に、 4KH
2の信号が論理1になった時だけ論理Oになるというも
のである。この4g号φNをシフトレジスタSR,とN
OR回路57を通すことにより、タイミング信号φBを
得る。この信号φBは通常論理Oであり、φNが論理O
Kなった時に立ち上がって論理1となり+ 32 K
Hzの信号の半周期で丹び論理0になるというパルス信
号である。第7図(a)では、I)’rl〜DT3=1
であるためにインバータ9〜11を通った信号は論理O
となりφBの値にかかわらずAND回路51〜53を通
った信号は論理0となり、バイナリカウンタBCI〜B
C4は影響を受けない。次にDTI〜D’[’3二〇の
場合を第7図(b)を用いて説明する。この場合はAN
D回路51〜53けすべてタイミング信号φBをそのま
ま出力する。しだがって信号φBが論理1となった時バ
イナリカウンタl−3C1とBO2はセット状態となり
出力信号は無条件に論理1となる。またバイナリカウン
タBC3とBC4はリセット状態と′なり出力は無条件
に理理Oとなる。こ結果1(’5に、8K。
ングチャートを用いて説明する。第7図(a)は指示M
号DT t〜D’r a=’t (VDD V ヘル
) (1) ’ih合であり、この時は歩[X11整は
行なわれない。パルスφ108は10秒に1回立上がる
パルスで、その幅は4 fG(zの信号の一周期分以上
あればよい。このパルスφ105と、4KHzの信号が
NOR回路59.60とインバータ58.61を通って
タイミング信号φにとなる。信号φAは通常は論理1で
あ如パルスφ103が立ち上がっている時に、 4KH
2の信号が論理1になった時だけ論理Oになるというも
のである。この4g号φNをシフトレジスタSR,とN
OR回路57を通すことにより、タイミング信号φBを
得る。この信号φBは通常論理Oであり、φNが論理O
Kなった時に立ち上がって論理1となり+ 32 K
Hzの信号の半周期で丹び論理0になるというパルス信
号である。第7図(a)では、I)’rl〜DT3=1
であるためにインバータ9〜11を通った信号は論理O
となりφBの値にかかわらずAND回路51〜53を通
った信号は論理0となり、バイナリカウンタBCI〜B
C4は影響を受けない。次にDTI〜D’[’3二〇の
場合を第7図(b)を用いて説明する。この場合はAN
D回路51〜53けすべてタイミング信号φBをそのま
ま出力する。しだがって信号φBが論理1となった時バ
イナリカウンタl−3C1とBO2はセット状態となり
出力信号は無条件に論理1となる。またバイナリカウン
タBC3とBC4はリセット状態と′なり出力は無条件
に理理Oとなる。こ結果1(’5に、8K。
及び4Ki(zの出力信号の立ち上がりや立ち下がりや
32 [<1−(zの1周期分だけdれることKなり、
結局クロック信号も32 Kf−Izの1周期分だけ遅
れるこトl/iZ fi ル。第7 図(c)[1IT
l=l)T3=1 テf)T2=0 (D場合である。
32 [<1−(zの1周期分だけdれることKなり、
結局クロック信号も32 Kf−Izの1周期分だけ遅
れるこトl/iZ fi ル。第7 図(c)[1IT
l=l)T3=1 テf)T2=0 (D場合である。
この場合はバイナリカウンタBC2だけがセット状轢と
なり、出力信号は32 K l(zの2周期分だけ進む
ことになる。第7図(d)は8、n’rt=DT2二1
で1’)T 3 = Oの場合である。との場合は・く
イナリカウンタ13C3だけがリセット状態となり32
Kl(zの4周期分の咥れを生じる。以上の関係を第1
表にまとめて示t。
なり、出力信号は32 K l(zの2周期分だけ進む
ことになる。第7図(d)は8、n’rt=DT2二1
で1’)T 3 = Oの場合である。との場合は・く
イナリカウンタ13C3だけがリセット状態となり32
Kl(zの4周期分の咥れを生じる。以上の関係を第1
表にまとめて示t。
以下余白
第1表
第1表に示す通り、最小幅で±3P−PMの歩度調整が
可能であり、セット奉すセントされる分周回路の段数に
より調整幅は自由に変えられる。
可能であり、セット奉すセントされる分周回路の段数に
より調整幅は自由に変えられる。
第8図は時計使用者が時計の進み遅れを調整できる回路
例である。歩度調整指示信号1)T1〜DT3のレベル
をアップ・ダウンカウンタ71の出力でコントロールす
る。アップ・ダウンカウンタ71にはスイッチS1 よ
りアップクロック信号がアンド回路72を経て入力し、
スイッチS2からはダウンクロック信号がアンド回路7
3を経て人力する。まだアンド回路72.73には歩度
調整モードを規定するモード信号Mが入力している。こ
の回路では歩度調整モードが成立しているときに、81
人力を使えばアップクロック信号により1)TI 、
DT2 。
例である。歩度調整指示信号1)T1〜DT3のレベル
をアップ・ダウンカウンタ71の出力でコントロールす
る。アップ・ダウンカウンタ71にはスイッチS1 よ
りアップクロック信号がアンド回路72を経て入力し、
スイッチS2からはダウンクロック信号がアンド回路7
3を経て人力する。まだアンド回路72.73には歩度
調整モードを規定するモード信号Mが入力している。こ
の回路では歩度調整モードが成立しているときに、81
人力を使えばアップクロック信号により1)TI 、
DT2 。
1)T3の値が埋れ方向に調整され、 82人力を使え
ばダウンクロツク1苫号により進み方向にgtされる。
ばダウンクロツク1苫号により進み方向にgtされる。
以上の回路構成により本実施例ではlli学に歩度調整
ができる。外付けのコンデンサをトリミングするような
方法に比べて極めて容易であり、また製品が完成した後
でも調整が可能であ乙。−またコンデンサを外付けにす
る必要がないためにスペースを縮少することができる。
ができる。外付けのコンデンサをトリミングするような
方法に比べて極めて容易であり、また製品が完成した後
でも調整が可能であ乙。−またコンデンサを外付けにす
る必要がないためにスペースを縮少することができる。
そして歩度調整を行なうために歩度調整モードにしてい
る際には、発振回路でクロックドインバータが動作した
り゛電源が切り替わることがないので発振回路の発撮周
誠数が変動する恐れはなく、正確な歩度調整ができる。
る際には、発振回路でクロックドインバータが動作した
り゛電源が切り替わることがないので発振回路の発撮周
誠数が変動する恐れはなく、正確な歩度調整ができる。
第1図、第2図は従来からある発振回路図、第3図は発
振回路の電源電圧と発振周波数のズレとの関係を示すグ
ラフ、第4図は本発明に係わるブロック図、第5図は本
発明に係る詳細なる発振回路図、第6図は本発明に使用
される分周回路図並びに歩度調整回路図、第7図(a)
〜(d)は第6図の説明に供されるタイミング波形図、
第8図は時計の進み遅れを調整するだめの回路図である
。 31・・・発振回路 32・・・分局回路33・・
・秒カウンタ 34・・・分カウンタ35・・・時カ
ウンタ 36・・・表示部37・・・歩度調整回路4
1・・・水晶共損子42・・・インバータ 43・・
・出力抵抗44.45・・・コンデンサ 46・・・
帰還抵抗47・・・ クロックドインバータ 48・
・・ アンド回路49・・・インバータ (7317)代理人 弁理士 則近憲佑(ほか1名)第
4図 マ1 75図 〈 4f 箪 6図 日BC1ビat普8C3呂θび
振回路の電源電圧と発振周波数のズレとの関係を示すグ
ラフ、第4図は本発明に係わるブロック図、第5図は本
発明に係る詳細なる発振回路図、第6図は本発明に使用
される分周回路図並びに歩度調整回路図、第7図(a)
〜(d)は第6図の説明に供されるタイミング波形図、
第8図は時計の進み遅れを調整するだめの回路図である
。 31・・・発振回路 32・・・分局回路33・・
・秒カウンタ 34・・・分カウンタ35・・・時カ
ウンタ 36・・・表示部37・・・歩度調整回路4
1・・・水晶共損子42・・・インバータ 43・・
・出力抵抗44.45・・・コンデンサ 46・・・
帰還抵抗47・・・ クロックドインバータ 48・
・・ アンド回路49・・・インバータ (7317)代理人 弁理士 則近憲佑(ほか1名)第
4図 マ1 75図 〈 4f 箪 6図 日BC1ビat普8C3呂θび
Claims (1)
- 基本クロック信号を発生する発振回路と、前記発振回路
から発生された基本クロック信号を分周する分周囲路と
、前記分周回路で分周された単位クロック信号をカウン
トするカウンタと、前記カウンタからの信号に応じて時
刻を表示する表示部と前記基本クロック信号のずれを調
整する歩度調整手段とを有する電子時計において、前記
発振回路が水晶共振子と、入力部が前記水晶共振子の一
端に接続されたインバータと、このインバータの出力部
と前記水晶共振子の他端との間に接続された出力抵抗と
、前記水晶共振子の両端と接地電位の間にそれぞれ接続
されたコンデンサと、前記インバータの入力部と出力部
の間に接続された・帰還抵抗とで構成された回路に制御
信号によって動作するインバータを前記インバータに並
列接続した回路、あるいけ、制御信号によって前記イン
バータの電源を切換える回路を加えた回路、およびとれ
らの回路が、前記歩度調整手段を用いるモードでは動作
しないように前記制御信号を条件づける論理回路とから
なることを特徴とする電子時計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18783781A JPS5890192A (ja) | 1981-11-25 | 1981-11-25 | 電子時計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18783781A JPS5890192A (ja) | 1981-11-25 | 1981-11-25 | 電子時計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5890192A true JPS5890192A (ja) | 1983-05-28 |
| JPH0359397B2 JPH0359397B2 (ja) | 1991-09-10 |
Family
ID=16213095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18783781A Granted JPS5890192A (ja) | 1981-11-25 | 1981-11-25 | 電子時計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890192A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01305798A (ja) * | 1988-06-03 | 1989-12-11 | Matsushita Electric Ind Co Ltd | リモコン点検器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123044A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Starting circuit in the oscillation circuit |
| JPS54158840A (en) * | 1978-06-05 | 1979-12-15 | Sanyo Electric Co Ltd | Oscillation circuit |
| JPS5697896A (en) * | 1979-12-10 | 1981-08-06 | Seiko Epson Corp | Electronic watch |
-
1981
- 1981-11-25 JP JP18783781A patent/JPS5890192A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123044A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Starting circuit in the oscillation circuit |
| JPS54158840A (en) * | 1978-06-05 | 1979-12-15 | Sanyo Electric Co Ltd | Oscillation circuit |
| JPS5697896A (en) * | 1979-12-10 | 1981-08-06 | Seiko Epson Corp | Electronic watch |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01305798A (ja) * | 1988-06-03 | 1989-12-11 | Matsushita Electric Ind Co Ltd | リモコン点検器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0359397B2 (ja) | 1991-09-10 |
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