JPS5890227A - デ−タ転送インタ−フエイス方式 - Google Patents
デ−タ転送インタ−フエイス方式Info
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- JPS5890227A JPS5890227A JP56188117A JP18811781A JPS5890227A JP S5890227 A JPS5890227 A JP S5890227A JP 56188117 A JP56188117 A JP 56188117A JP 18811781 A JP18811781 A JP 18811781A JP S5890227 A JPS5890227 A JP S5890227A
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- Japan
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- data
- memory
- processor
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ転送インターフェイス方式、特に電子又
；′、１機等の複数のデータ処理装置で構成されるシス
テムにおける、データ処理装ｆｌ’ｆｆｉ ｒｌ、ｌ’
Ｊのデータ転送インターフェイス方式に関する。
；′、１機等の複数のデータ処理装置で構成されるシス
テムにおける、データ処理装ｆｌ’ｆｆｉ ｒｌ、ｌ’
Ｊのデータ転送インターフェイス方式に関する。
従来、異なる処理速度金持つデータ処理装置間のデータ
転送インターフェイス装置は、バッファ・メモリを用い
る方式であっ九が、次に示すような欠点があっ几。
転送インターフェイス装置は、バッファ・メモリを用い
る方式であっ九が、次に示すような欠点があっ几。
（１）データ転送の方向が片方向のみ可能か、または両
方向可能であっても送り受は個別にバッファ・メモＩＪ
ｆ設けていた。このため前者では処理装置間での会話
的なな両方向のデータ転送の対応ができず、また後者で
はメモリ素子が増加した。
方向可能であっても送り受は個別にバッファ・メモＩＪ
ｆ設けていた。このため前者では処理装置間での会話
的なな両方向のデータ転送の対応ができず、また後者で
はメモリ素子が増加した。
（２）バッファ・メモリへのデータの３ψ込み読出しで
複数のデータ処理装置が競合し定場合、待合せという状
態金とってい念。このため処理能力の低下が生じた。
複数のデータ処理装置が競合し定場合、待合せという状
態金とってい念。このため処理能力の低下が生じた。
（３）バッファ・メモリへのデータの１゛込み・ｎｔｂ
しにおいて、データの正常性をチェックする機能を有し
ていなかっ几。
しにおいて、データの正常性をチェックする機能を有し
ていなかっ几。
本発明は前記欠点全除去し、各処理装置の処理能力を損
うことなく、処理装置１ｆ、間での正常なデータの転送
を可能とする方式全提供するものである。
うことなく、処理装置１ｆ、間での正常なデータの転送
を可能とする方式全提供するものである。
本発明くよると複数のデータ処理装置間のデータ転送に
おいて、転送データ全一時記憶する送受共用のバッファ
・メモリ、前記メモリのアドレスカウンタ、前記メモリ
内転送有効データ数全示すアップ・ダウンカウンタ、メ
モリへのデータの書込み・読出しの際一旦データ全保持
するデータ・レジスタ、メモリへのデータの書込み・読
出しにおいてデータの正常性全チェックする手段、前記
メモリの時分割的使用全行なうための制御回路を含み複
数のデータ処理装置間で各々独立に、メモリへの書込み
・読出しの待合せがなく、他のデータ処理装置とのデー
タの送受及びデータの正常性のチェックが行なえること
を特徴とするデータ転送インターフヱイス方式が得られ
る。
おいて、転送データ全一時記憶する送受共用のバッファ
・メモリ、前記メモリのアドレスカウンタ、前記メモリ
内転送有効データ数全示すアップ・ダウンカウンタ、メ
モリへのデータの書込み・読出しの際一旦データ全保持
するデータ・レジスタ、メモリへのデータの書込み・読
出しにおいてデータの正常性全チェックする手段、前記
メモリの時分割的使用全行なうための制御回路を含み複
数のデータ処理装置間で各々独立に、メモリへの書込み
・読出しの待合せがなく、他のデータ処理装置とのデー
タの送受及びデータの正常性のチェックが行なえること
を特徴とするデータ転送インターフヱイス方式が得られ
る。
次に本発明の実施例について図面全参照して説明する。
第１図は本発明全２種類のデータ帆用ｌ装置（１ゾ、下
プロセッサと称す）間について実施した局舎のブロック
図である。
プロセッサと称す）間について実施した局舎のブロック
図である。
図に於いて、１は煮Ｏデータプロセッザ、１′は煮１デ
ータプロセッサ、３．３’は各プ「Ｘセッサ１゜１′の
送出データのメモリ書込用レジスタ、４．４’ハ各プロ
セツザ】、１′の７人出データのメモリ読出用レジスタ
５，５／はメモリ内転送イｆ効データ数表示カウンタ
、６はパリティグーニック回路及びパリティ付加回路、
７はバッファメモリ、８は該バッファメモリ７のアドレ
ス選択回路、９はメモリ書込み読出し？Ｉｉ制御回路で
あり、２は双方向のデータバスである。
ータプロセッサ、３．３’は各プ「Ｘセッサ１゜１′の
送出データのメモリ書込用レジスタ、４．４’ハ各プロ
セツザ】、１′の７人出データのメモリ読出用レジスタ
５，５／はメモリ内転送イｆ効データ数表示カウンタ
、６はパリティグーニック回路及びパリティ付加回路、
７はバッファメモリ、８は該バッファメモリ７のアドレ
ス選択回路、９はメモリ書込み読出し？Ｉｉ制御回路で
あり、２は双方向のデータバスである。
Ｉバッファメモリ７を第２図のようにＴ’Ｑ、Ｐｌ、Ｐ
２．Ｐ３の４つのサイクルに分けることにより、煮０プ
ロセッサ１からＡＩブロセッザ１′へのデータ転送用バ
ッファメモリと、煮】プロセッサ１′からＡＯプロセッ
サ１へのデータ転送用バッファメモリを共用し、ＡＯプ
ロセッサ１．Ａ１プロセッサ１′からのＩ１０命令を各
サイクルで対応させる。
２．Ｐ３の４つのサイクルに分けることにより、煮０プ
ロセッサ１からＡＩブロセッザ１′へのデータ転送用バ
ッファメモリと、煮】プロセッサ１′からＡＯプロセッ
サ１へのデータ転送用バッファメモリを共用し、ＡＯプ
ロセッサ１．Ａ１プロセッサ１′からのＩ１０命令を各
サイクルで対応させる。
即ち、ＡＯプロセッサ１からのデータ送出は１１０＠込
み命令によってデータ書込用レジスタ３に一旦保持され
、メモリのＩｆｘＯプロセッサ１の書込み・サイクル２
３時にデータ全メモリに書込む。この時点で煮０プロセ
ッサ１のデータ書込み番地全１つ更進させ、メモリ内転
送有効データ数全示すカウンタ５′ヲカウントアツプさ
せる。ここで前記データ書込用レジスタ３を設けること
により、況Ｏプロセッサ１は待合せ金することなく他の
処理へ移ることができる。
み命令によってデータ書込用レジスタ３に一旦保持され
、メモリのＩｆｘＯプロセッサ１の書込み・サイクル２
３時にデータ全メモリに書込む。この時点で煮０プロセ
ッサ１のデータ書込み番地全１つ更進させ、メモリ内転
送有効データ数全示すカウンタ５′ヲカウントアツプさ
せる。ここで前記データ書込用レジスタ３を設けること
により、況Ｏプロセッサ１は待合せ金することなく他の
処理へ移ることができる。
次に、盃１プロセッサ１′がＡＯプロセッサ１からの送
出データ全量けとるには、まず、前記カウンタ５′のカ
ウント値全読取υ、その値がＯでなければ、４０プロセ
ツサ１からの送出データがその値だけ有るということ全
意味するので、煮１プロセッサ１′はＩ１０読取シ命令
でデータ読出用レジスタ４′のデータ金読取る。この時
点でＡ１プロセッサ１′のデータ読出し番地全１つ更進
し、扁１ブー゛→５− ロセッサ１′がＡＯプロセッザ１の送出データを受けた
ということで、前記カウンタ５′全カウント・ダウンさ
せる。
出データ全量けとるには、まず、前記カウンタ５′のカ
ウント値全読取υ、その値がＯでなければ、４０プロセ
ツサ１からの送出データがその値だけ有るということ全
意味するので、煮１プロセッサ１′はＩ１０読取シ命令
でデータ読出用レジスタ４′のデータ金読取る。この時
点でＡ１プロセッサ１′のデータ読出し番地全１つ更進
し、扁１ブー゛→５− ロセッサ１′がＡＯプロセッザ１の送出データを受けた
ということで、前記カウンタ５′全カウント・ダウンさ
せる。
前記データ読出用レジスタ４′には、あらかじめ煮１プ
ロセッサ１′の読出し番地で示されるメモリのデータｆ
：ＪＫ １プロセツザ１′の読出しサイクル２２時に読
出して保持されている。（なおここで東件として初期設
定の段階でＡＯプロセッザ１の書込み番地とＡＩプロセ
ッザ１′の読出し番地全一致させて、前記カウンタ５′
はＯにしておく必要がある。）このことによってＡＩプ
ロセッザ１′は待合せすることなくデータを読取ること
ができる。
ロセッサ１′の読出し番地で示されるメモリのデータｆ
：ＪＫ １プロセツザ１′の読出しサイクル２２時に読
出して保持されている。（なおここで東件として初期設
定の段階でＡＯプロセッザ１の書込み番地とＡＩプロセ
ッザ１′の読出し番地全一致させて、前記カウンタ５′
はＯにしておく必要がある。）このことによってＡＩプ
ロセッザ１′は待合せすることなくデータを読取ること
ができる。
また、データの信頼性全品めるため、データにパリティ
を付加してメモリに書込み、読出したときにはそのデー
タのパリティチェック全行なう。
を付加してメモリに書込み、読出したときにはそのデー
タのパリティチェック全行なう。
それが第１図において、パリティチェック回路及びパリ
ティ付加回路６であり、バッファメモリ７が共通であり
、かつメモリのデータ線が双方向であれば回路的に、パ
リティチェック回路とパリティ付加回路は兼用できるこ
とになる。
ティ付加回路６であり、バッファメモリ７が共通であり
、かつメモリのデータ線が双方向であれば回路的に、パ
リティチェック回路とパリティ付加回路は兼用できるこ
とになる。
６−
以上はＡＯブロセッザ］から煮１プロセッサ１′へのデ
ータ転送に関して説明を行なったがＡ１プロセッサ１′
からＡＯプロセッサ１へのデータ転送に関しても同様で
ある。
ータ転送に関して説明を行なったがＡ１プロセッサ１′
からＡＯプロセッサ１へのデータ転送に関しても同様で
ある。
不発明によれば、データ処理装置間のデータ転送に関す
るメモリへの書込み・読出しに待合せがなくなり、各々
の処理能力全損うことなくデータの正常性全チェックし
ながらデータ転送が可能になる。
るメモリへの書込み・読出しに待合せがなくなり、各々
の処理能力全損うことなくデータの正常性全チェックし
ながらデータ転送が可能になる。
第１図は本発明の一実施例のブロック回路図、第２図は
第１１菌で示したバッファメモリのメモリル サイ外表わす図である。 １・・・・・・ＡＯプロセッサ、１′・・・・・・扁１
プロセッサ、２・・・・・・双方向のデータバス、３．
３’・・・・・・各プロセッサ１，１′の送出データの
メモ’７９１込用レジスタ、４．４′・・・・・・各プ
ロセッサ１．１′の送出データのメモリ読出用Ｖジスタ
、５．５’・・・・・・メモリ内転送有効データ数表示
カウンタ、６・・・・・・パリティチェック回路及びパ
リティ付加回路、７・・・・・・バッファメモリ、８・
・・・・・バッファメモリのアドレス選択回路、９・・
・・・・メモリ書込み・読出し制御回１，１％。
第１１菌で示したバッファメモリのメモリル サイ外表わす図である。 １・・・・・・ＡＯプロセッサ、１′・・・・・・扁１
プロセッサ、２・・・・・・双方向のデータバス、３．
３’・・・・・・各プロセッサ１，１′の送出データの
メモ’７９１込用レジスタ、４．４′・・・・・・各プ
ロセッサ１．１′の送出データのメモリ読出用Ｖジスタ
、５．５’・・・・・・メモリ内転送有効データ数表示
カウンタ、６・・・・・・パリティチェック回路及びパ
リティ付加回路、７・・・・・・バッファメモリ、８・
・・・・・バッファメモリのアドレス選択回路、９・・
・・・・メモリ書込み・読出し制御回１，１％。
Claims (1)
- 複数のデータ処理装置間のデータ転送において、転送デ
ータ全一時記憶する送受共用のバッファ・メモリ、前記
メモリのアドレスカウンタ、前記メモリ内転送有効デー
タ数全示すアップ・ダウンカウンタ、メモリへのデータ
の書込み・読出しの際一旦データ全保持するデータレジ
スタ、メモリへのデータの書込み読出しにおいて、デー
タの正常性全チェックする手段、前記メモリの時分割的
使用全行なうための制御回路を含み、複数のデータ処理
装置間で各々独立にメモリへの書込み読出しの待合せが
なく、他のデータ処理装置とのデータの送受及びデータ
の正常性のチェックが行なえることＴｈ％徴とするデー
タ転送インターフェイス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188117A JPS5890227A (ja) | 1981-11-24 | 1981-11-24 | デ−タ転送インタ−フエイス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188117A JPS5890227A (ja) | 1981-11-24 | 1981-11-24 | デ−タ転送インタ−フエイス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5890227A true JPS5890227A (ja) | 1983-05-28 |
Family
ID=16218000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56188117A Pending JPS5890227A (ja) | 1981-11-24 | 1981-11-24 | デ−タ転送インタ−フエイス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137515A (ja) * | 1985-12-11 | 1987-06-20 | Nissan Motor Co Ltd | 車両用デ−タ収録装置 |
-
1981
- 1981-11-24 JP JP56188117A patent/JPS5890227A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137515A (ja) * | 1985-12-11 | 1987-06-20 | Nissan Motor Co Ltd | 車両用デ−タ収録装置 |
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