JPS5891631A - 半導体装置 - Google Patents

半導体装置

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JPS5891631A
JPS5891631A JP56189350A JP18935081A JPS5891631A JP S5891631 A JPS5891631 A JP S5891631A JP 56189350 A JP56189350 A JP 56189350A JP 18935081 A JP18935081 A JP 18935081A JP S5891631 A JPS5891631 A JP S5891631A
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JP
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layer
semiconductor
semiconductor device
grown
electrodes
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JP56189350A
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Kiyokazu Nakagawa
清和 中川
Yoshimasa Murayama
村山　良昌
Yasuhiro Shiraki
靖寛 白木
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は絶縁性基板上に金属的電気伝導性の物質をヘテ
ロエビタクシアル成長させたものの上に形成した半導体
装置に関する。
発明の利用分野 ダイオード、バイポーラ・トランジスタ、ＦＥＴなどの
半導体装置を縦構造に形成せしめるとき、各装置の電極
の１つは不可避的に半導体と基板の間に雰在す葛ことに
なゐ。本発明は、このような縦構造の半導体デバイスを
複数個同一基板上に形成する場合に生じ６配線上の困難
を解決する方法を与えるものであり、縦型デバイスのあ
らゆる集積回路に刹用出来る。
従来の横型半導体装置が電極に多結晶性の金属薄膜を用
いるのと異なって、後に電極の１つとして用いることを
予想して金属的電気伝導性を有する膜を予め単結晶基板
の上にヘテロエビタクシアル成長せしめ、然る後、能動
部分とすべき半導体膜を同じくヘテロエビタクシアル成
長せしめ６ものである。
従来絶縁性基板の上に半導体膜をヘテロエピタクシアル
成長させ、その膜中に装置を形成せしめる技術として、
５Ｏ５（シリコン・オン・サファイヤ）が知られている
。しかし、ＳＯ５においてはＳｉとサファイヤとの間に
金属性の膜が界在しないことから、半導体装置は横型の
ものに限られた。横型半導体装置は能動部分の形状を決
めるのげ にフォトリングラフィ（あるいは電子線リソグラフィ）
を用いることから現実的には０．５ｐｍのデバイス長が
限度とみられる。従って、そのような比較的大きなデバ
イスから期待される性能は、スイッチング時間を例にと
ると、Ｓｔでは５０ｐｓ以下にすることは難しい。Ｇ　
ａ　Ａ　ｓの横型デバイスではへテロ構造を巧妙に用い
たＨＥＭＴ（高易動度トランジスタ）などが知られてい
るが、やはり０．５ｐｍ以下の加工が極めて難しいこと
から、スイッチング時間としては常温では３０ｐｓに＠
界があるとみられる。
一方、本発明はＳＯ５と同権に配線容量の小さいことか
ら来る高速性に加えて、能動部分がヘテロエビタクシア
ル成長させた半導体膜厚で定まることから、横型デバイ
スに比して１桁以上の性能向上が可能となる。
従来も半導体膜と絶縁性基板との間に金属膜を挾み電極
とするアイディアはあった。しかし、それは多結晶金属
膜に重ねられた多結晶半導体膜の中に作製されたデバイ
スであり、通常ＴＦＴ（薄膜トランジスタ）と呼ばれる
ものであり、多結晶膜に由来してスイッチング速度は遅
く、漏洩電沫が多い、少数担体の再結合に至る時間が短
い、などの不都合があった。
以下に本発明の実施様態について述べる。
（実施例１） 本例は絶縁性基板としてサファイヤを用いた例である。
第１図に示すように絶縁性基板１１としてサファイヤを
用い、真空度ｌＸｌ０−９Ｔｏｒｒ以下でＮ　ｉ　Ｓ　
！　２の金属間化合物層１２が形成されるような割合に
ＳｉとＮ！を２Ｑｎｍの厚さに同時蒸着してヘテロエビ
タクシアル成長させる。各個のデバイスを電気的に切り
離すことが出来るように、通常のフォトリソグラフィを
施して後、その上にシリコンとアンチモンを同時に蒸着
して、担体液度ｌＸｌ０１８ｃｍ　　３のｎ型５（ｆｆ
１３をｌＱｎｍの厚みにヘテロエピタクシアル成長させ
る。次いで、極めて僅かにｓｂをドープして比較的抵抗
の高いＳｉ蒸着層１４を５０ｎｍの厚みにヘテロエピタ
クシアル成長せしめる。その担体４ 密度ｎは１０　　≦ｎ≦３　Ｘ　Ｉ　Ｑ　”　ｃ　ｍ　
””−３に選ぶ。Ｓｔ層１３と１４を所定のパタンに）
寸トエッチして１２を部分的に露出させる。その上に１
２と同じ＜　Ｎ　ｉ　Ｓ　＋　２膜１７を２０ｎｍ成長
させ、それをフォトリソグラフィにより幅１７＋ｍ、間
隔１ｐｍの格子に加工する。ついで多結晶Ａｔ１５．１
８を厚さ“１１ｍに蒸着しフォトリングラフィを施すこ
とにより格子間を横に連ぐ。次いで１４と同じ比較的抵
抗の高い５ｉ１４°を５０ｎｍの厚さにヘテロエビタク
シアル成長させ、Ｓｉが釣に記した格子を包むようなｍ
造にする。その上全面に１３と同じＳＩ：Ｓｂ膜を２９
ｎｍヘテロエピタクシアル成長せしめ、第１図のように
する。フォトリソグラフィにより１３′および１４′膜
にＡｌｌ１１５に至る穴を穿ち、露出しなＡ゛ｌと外部
電極とをワイヤ・ボンディングして（１６）、１１図の
ような構造の縦型ショットキ・ゲートＦＥＴとする。領
域１３および１３゛が一般のＦＥＴにおけるソースもし
くはドレインにあたるキャリヤを注入／吸引せしめるた
めの手段、電極１７がゲートにあたるキャリヤの制御手
段である。１５および１８は引き出し電極である。本構
造におい【は能動部分のｉさが１１００ｎと短か“いた
めに通常の横型デバイスの５〜１０分の１の短い時間で
スイッチすることが確認された。
（実施例２） 本例は絶縁性基板としてＧａＡｓを坩いた例である。
第２図に示すように絶縁性基板としてＣｒドープＧａＡ
ｓ（１０に０ｃｍ）２１を用い、その上にＡＩを真空度
Ｉ　Ｘ　ｌ　０−９Ｔ　ｏ　ｒ　ｒ以下で蒸着しヘテロ
エビタクシアル膜２２とする。Ａ１を下部電極とすべく
通常の方法で適当な形状にフすトエッチングし、その上
に僅かにＳｉをドープしたｎ！！のＧ　ａ　Ａ　ｓ膜２
４を、ＧａとＡｓを別々のソースから蒸着させることに
より５０ｎｍの厚みにヘテロエビタクシアル成ｆｉｔセ
、ついでＢｅをドープしたｐ　ｉ！　Ｇ　ａ　Ａ　Ｓを
同じくヘテロエビタクシアル成長させ、゛フォトリソグ
ラフィによりＰ型Ｇ＆Ａ３のみを格子状に加工する（２
２１）０次いで２４と同じ方法によりｎ型Ｇ　ａ　Ａ　
ｓ　ＩＩＩ　２４゜を５０ｎｍの厚みに重ねる。２４′
にフォトエツチング法によりＰ型ＧａＡｓ２２１に至る
穴明けをし、さらに２４と２４゛を同じくフォトエツチ
ングして２２にいた一穴明けをして、全面にＡ１蒸着膜
をｌｐｍの厚みに重ねた後フォトリソグラフィによりＡ
ＩおよびＰ型ＧａＡｓからの電極２７．２７′とする。
このようなプロセスにより縦型のＪ−ＦＥＴｆＪＳ得ら
れた。
（実施例３） ！ｓ３図に装置の断面図を示す。スピネル基板３１の上
にＣｏＳｉ２３２を３Ｑｎｍの厚さにヘテロエビタクシ
アル成長させ、フォトエツチングを施してＮ望のバタン
に加工して後、その上にＡｓを２Ｘ１０”ｃｍ　　３ド
ープした１１００ｎのｎ１１ＳＩ３３をヘテロエビタク
シアル成長させる。
次い’ｅ　Ｇ　ａとＳｉを同時に蒸着することによりＰ
型Ｓｉ膜３４を１１００ｎの厚みにヘテロエビタクシア
ル成長させ、ｐ−ｎ接合を形成する。次にダイオードを
電気的に絶縁しようとする部分以外をプラズマＣＶＤ法
によるＳＩ３Ｎ４で覆い、１２００”Ｃの雰囲気中で選
択的に醸化してＳ　ｉ　０２層３６となす。この場合、
下部電極３２は隙化されずに金属伝導性を保持したまま
である。得られた５ｉ０２の必要な部分にフォトリソグ
ラフィによりＣｏＳｉ２３２に至る穴を開け、５ｉ０２
上に蒸着法により被着せしめたＡ１を３２に接続し、所
定の配線パタン３７にフォトエツチングして複数個のダ
イオード（Ａ、Ｂ）が集積化された縦型ダイオードＩＣ
ｔ−得る。
上記の実施例では半導体に対してヘテロエビタクシアル
構造を形成する金属として、ＧａＡｓに対するＡＩ、Ｓ
ｉに対するＮｉＳｉ２およびＣ０Ｓｉ２の例を説明した
。しかし、可能な組合わせはこれらに限られない。Ｓｌ
に対して上記の条件を満たすものとしては、（Ｔ　ｉ、
Ｚ、ｒ、Ｈｆ。
Ｃｒｓ　Ｍ２Ｓ　Ｗ、Ｖ、Ｎｂ、Ｔａ％　Ｍｎ　、Ｆｅ
。
Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ）ＳｉにおいてＸ
”０．５．１，１．５．２．２．５．３などがある。
本発明の要点は絶縁性基板上に金属的電気伝導性を有す
６層状物質をヘテロエビタクシアル成長させ、その層を
必要に応じて所望のバタンに整形加工した上に更にヘテ
ロエビタクシアル成ｊ％させた半導体層中に作製した装
置に対して、該金属性物質を電極の一つとして用い葛こ
とを特徴とするものであって、その上部にはもちろん種
々の半導体装置が形成される。上述の実施例に限られる
ことはない、たとえば、半導体をｐｎｐ（あるいはｎｐ
ｎ）あ葛いはｐＩｎｐ（あるいはｎ１ｐｎ）の４１Ｉ造
にしてバイポーラ・トランジスタを、ｐｉｎあ６いはｐ
ｎｉｎ（あ６いはｎｐｉｎ）構造にしてダイオードを、
ｐｎｐｎ構造にしてスイッチング装置を形成し、該金属
性物質を電極の一つとして用いゐことができ６゜
【図面の簡単な説明】
第１図は本発明によりショットキ・ゲートＦＥＴを実現
した実施例を示す図、第２図は本発明によりＪ−ＦＥＴ
を実現した実施例を示す図、第３図は絶縁膜で相互に隔
離された集積化ダイオードを示す図である。 １１、！ＩＬ　３１・・・絶縁性基板、１２．２２．３
２・・・下部電極、１３．１３′・・・高濃度にドープ
された半導体層、１４．１番、２４．２４′・・・比較
的抵抗の高い半導体層、１５．１８．２７．２７°・・
・電極金属、１６・・・ポンディング・ワイヤ、２５・
・・２４．２４′とは反対の導電性を有す半導体層、３
３・・・高濃度にドープされたｎ（あるいはＰ）型半導
体、３４・・・高濃度にドープされたＰ（あ６いはｎ）
型半導体、３６・・・半導体装置を相Ｘ　ｌ　図 ’ｊ２ｆｌ

Claims (1)

  1. 【特許請求の範囲】 １、絶縁性基板上に金属的電気伝導性を有する層状物質
    をヘテロエピタクシアル成長させ、その層を必要に応じ
    てＰＭ望のバタンに整形加工した上に更にヘテロエピタ
    クシアル成長させた半導体層中に作製した装置に対して
    、該金属性物質を電極の一つとして用いることを特徴と
    する半導体装置。 ２、特許請求の範囲第１項の記載において、半導体とし
    てＳｉを用いる場合には金属性物質として遷移金属シリ
    サイドを、絶縁性基板としてサファイヤあるいはスピネ
    ルを；半導体としてＧａＡｓあるいはＧａＡｌＡｓを用
    いる場合には金属性物質としてＡＩを、絶縁性基板とし
    て高抵抗に　ａ　Ａ　ｓを用いることを特徴とする半４
    　ｆ、に装置。 ３、特許請求の範囲第１または２項の記載において、該
    半導体をｐｎｐ（あるいはｎｐｎ）あるいはｐｉｎｐ（
    あるいはｎ１ｐｎ）のｍｓ；！にしてバイポーラ・トラ
    ンジスタを、ｐｉｎあるいＥｉｐｎｉｎ（あるいはｎｐ
    ｉｎ）ＩＩ造にしてダイオードを；　ｐｎｐｎ構造にし
    てスイッチング装置を形成し、該金属性物質を電極の一
    つとして用いることを特徴とする半導体装置。 ４、特許請求の範囲第１または２項の記載において、核
    半導体膜をｐｉ（あるいはｎ’ｆ）構造となし、１層に
    イオン打込み法あるいは気相・固相拡散法によりドナー
    （あるいはアクセプタ）を選択的に導入することにより
    Ｎ１のパタンに整形加工するか；上記ｉ１！Ｆを選択的
    にエッチし、エッチされた部分に選択的にｎ（あるいは
    Ｐ）層を成ｆｆｆｄせることにより所望のパタンに整形
    加工するかの方法によりゲート電極を形成し、その上に
    ｉｐ（あるいは１ｎ）Ｗをエビタクシアル成長させた５
    ＩＴ（静電誘導トランジスタ）あるいはＪ−ＦＥＴ（接
    合型電界効果トランジスタ）において、該金属性物質を
    電極の一つとして用いることを特徴とすゐ半導体装置。 ５、特許請求の範囲第Ｌ２または４項の記載において、
    ｎ（あるいはＰ）層のゲート電極の代りに、ヘテロエビ
    タクシアル法により金属層を選択的に成長させるか；全
    面に成長させた金属層を選択的にエッチすることにより
    所望のパタンにショットキ・ゲート電極を形成したショ
    ットキ・ゲート５ＩＴ（４るいはＰＥＴ（パーミアブル
    ・ベース・トランジスタ））において、該金属性物質を
    電極の一つとして用いることを特徴とする半導体装置。 ６、特許請求の範囲第１〜５項の記載において、該金属
    的電気伝導性を有する層状物質上に成長した半導体層を
    部分的に除去し該金属性層の所定の位置にボンディング
    に必要かつ十分な厚みに同種あるいは異種の金属性層を
    重ね、その部分と外部の電極とを接続することが出来不
    ようにしたことを特徴とする半導体装置。 ７、特許請求の範囲第１〜５項の記載において、半導体
    層の所定の位置に導通孔を穿ち、該半導体層の上面およ
    び該導通孔の側面に絶縁性の膜を被着せしめ、該金属的
    電気伝導性を有す６層状物質に接続され該絶縁性膜上に
    配置された配線により、該金属性層と外部電極との接続
    を容易ならしめるようにしたことを特徴とする半導体装
    置。 ８、特許請求の範囲第１〜７項の記載において、１つの
    半導体装置と他の半導体装置とを同一基板上に形成せし
    める場合に各装置間を電気的にＩＩＵＪＪ離すために半
    導体層をメサ・エッチするか：切り離そうとする部分を
    選択的に印化あるいは窒化したことを特徴とする集積化
    半導体装置。 ９、特許請求の範囲第１〜８項のｉご載において、半導
    体層上の所定の位置に金属を被着せしめ外部電極と相互
    にボンディング接続せしめるためのパッドとするか：半
    導体上に絶縁性膜を被着し、所定の位置の該絶縁性膜を
    除去し、その部分で該半導体と接し所定のパタンに整形
    加工された導体配線により同一基板上の複数個の半導体
    装置間を相互に接続し、該下部金属性層とは別の電極の
    １つとしたこと“を特徴とする集積化半導体装置。
JP56189350A 1981-11-27 1981-11-27 半導体装置 Pending JPS5891631A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6235519A (ja) * 1985-08-09 1987-02-16 Agency Of Ind Science & Technol 埋め込み電極の接続方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000674B (zh) * 2012-12-14 2017-04-12 复旦大学 一种晶体管及其制造方法
US9570595B2 (en) * 2012-12-14 2017-02-14 Fudan University Transistor and method of making

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4828832A (ja) * 1971-07-05 1973-04-17

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3929527A (en) * 1974-06-11 1975-12-30 Us Army Molecular beam epitaxy of alternating metal-semiconductor films
US4169746A (en) * 1977-04-28 1979-10-02 Rca Corp. Method for making silicon on sapphire transistor utilizing predeposition of leads

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4828832A (ja) * 1971-07-05 1973-04-17

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6235519A (ja) * 1985-08-09 1987-02-16 Agency Of Ind Science & Technol 埋め込み電極の接続方法

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