JPS5893329A - 絶縁層の平担化方法 - Google Patents
絶縁層の平担化方法Info
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- JPS5893329A JPS5893329A JP56192240A JP19224081A JPS5893329A JP S5893329 A JPS5893329 A JP S5893329A JP 56192240 A JP56192240 A JP 56192240A JP 19224081 A JP19224081 A JP 19224081A JP S5893329 A JPS5893329 A JP S5893329A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/06—Planarisation of inorganic insulating materials
- H10P95/062—Planarisation of inorganic insulating materials involving a dielectric removal step
- H10P95/064—Planarisation of inorganic insulating materials involving a dielectric removal step the removal being chemical etching
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は１段差を有する下地表面に形成された絶縁層を
平担化する方法に関する。
平担化する方法に関する。
発明の技術的背景とその問題点
半導体集積回路の如き小型電子装置１ｖ製作する場合、
絶縁層と導体層とを順次形成すると共に写真蝕刻法によ
り上記絶縁層および導体層！所定のパターンに加工する
ため、それらのパターニングによりいくつかの膜層の厚
さになぞらえる高さ変化が生じる。この高さ変化は、装
置表面Ｃ：非常に大きな段差を生じさせる。そして。
絶縁層と導体層とを順次形成すると共に写真蝕刻法によ
り上記絶縁層および導体層！所定のパターンに加工する
ため、それらのパターニングによりいくつかの膜層の厚
さになぞらえる高さ変化が生じる。この高さ変化は、装
置表面Ｃ：非常に大きな段差を生じさせる。そして。
この様な段差がある表面上に導体層、例えばアルミニウ
ム膜を蒸発等の手段で付着させた場合、アルミニウム膜
が段差の側面で薄くなったり、段差が急峻で微細なとこ
ろでは全く付着しない状態となり、＃！導体層断線が生
じ、製品の歩留りを低下させたり、使用峙の故障率を高
めることＣ二もなる。
ム膜を蒸発等の手段で付着させた場合、アルミニウム膜
が段差の側面で薄くなったり、段差が急峻で微細なとこ
ろでは全く付着しない状態となり、＃！導体層断線が生
じ、製品の歩留りを低下させたり、使用峙の故障率を高
めることＣ二もなる。
従来、上述した導体層の断線を防止するために、導体層
を形成Ｔる前の絶縁膜表面！平担化する方法として、例
えばｓｉｏ、に燐を含ませたガラス層ｔ１０００〔℃〕
以上の加熱処理によって塑性流動させる所謂ガラスフロ
ー法、オルガノ′シラン等の有機系物質！塗布し焼結す
る所謂塗布法、或いは絶縁膜を逆スパツタして平担にす
る逆スパツタ法等が知られている。
を形成Ｔる前の絶縁膜表面！平担化する方法として、例
えばｓｉｏ、に燐を含ませたガラス層ｔ１０００〔℃〕
以上の加熱処理によって塑性流動させる所謂ガラスフロ
ー法、オルガノ′シラン等の有機系物質！塗布し焼結す
る所謂塗布法、或いは絶縁膜を逆スパツタして平担にす
る逆スパツタ法等が知られている。
しかし、前記ガラスフロー法では、高温処理が必要なた
め、導体層として低融点金属例えばアルミニウムが形成
された後に更に導体層ｌ設けるための相互間の絶縁膜に
は適用できず、しかも半導体墓板内に予め導入されてい
る不純物、例えば燐、砒素、硼素が高温処理過程で再分
布するため半導体装置の高密度化詔よび高速化には適し
ていない。また、前記塗布法では緻密な絶縁層を得るの
が困難なため吸湿性が大きく、しかもピンホールが多い
等のためアルミニウムの導体層を腐食したり配線相互間
にリーク電流が生じたりする欠点がある。さらに、前記
逆スパツタ法では下地としてのアルミニウム配線や多結
晶Ｖリコン等とのエツチングｊｌ択辻が、得ちれずい＊
’Ｉ’ｓ 馬！／、テン３速度が小さいという欠点が
ある。
め、導体層として低融点金属例えばアルミニウムが形成
された後に更に導体層ｌ設けるための相互間の絶縁膜に
は適用できず、しかも半導体墓板内に予め導入されてい
る不純物、例えば燐、砒素、硼素が高温処理過程で再分
布するため半導体装置の高密度化詔よび高速化には適し
ていない。また、前記塗布法では緻密な絶縁層を得るの
が困難なため吸湿性が大きく、しかもピンホールが多い
等のためアルミニウムの導体層を腐食したり配線相互間
にリーク電流が生じたりする欠点がある。さらに、前記
逆スパツタ法では下地としてのアルミニウム配線や多結
晶Ｖリコン等とのエツチングｊｌ択辻が、得ちれずい＊
’Ｉ’ｓ 馬！／、テン３速度が小さいという欠点が
ある。
そこで最近絶縁膜上にレジス）！塗布してレジスト表面
を平担にした後１例えば反応性イオンエツチング法によ
りレジストと絶縁膜の表面と！エツチングする方法が提
案されている。しかしながら、この方法ではレジス）Ｘ
よび絶縁２；埋めることかできないという欠点があった
。
を平担にした後１例えば反応性イオンエツチング法によ
りレジストと絶縁膜の表面と！エツチングする方法が提
案されている。しかしながら、この方法ではレジス）Ｘ
よび絶縁２；埋めることかできないという欠点があった
。
発明の目的
本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、絶縁層の微細な溝を確実に埋め
ることができ、かつそのエツチング速度が上記絶縁層の
エツチング速度と略等しいレジストン選択し１段差ン有
する下地表面に平担な絶縁層：１を形成することのでき
る絶縁層の平担化方法Ｙ提供することにある。
の目的とするところは、絶縁層の微細な溝を確実に埋め
ることができ、かつそのエツチング速度が上記絶縁層の
エツチング速度と略等しいレジストン選択し１段差ン有
する下地表面に平担な絶縁層：１を形成することのでき
る絶縁層の平担化方法Ｙ提供することにある。
発明の概要
本発明者等はシリコン酸化展或いは燐、硼素。
砒素等の不純物の少なくともｉｌｌを含むシリケートガ
ラスからなる絶縁層とレジストとの各エツチング速度を
等しくすること！目的として鋭意研究を重ねた結果、レ
ジストとしてポリメチルメタクリレートとフェノール樹
脂とｔ主成分とする混合レジス）１−用い、エツチング
方法として反応性イオンエツチング法、＊にＣＦ、を反
応性ガスとする反応性イオンエツチング法ｌ用いればよ
いことを見出した・ 第１図はポリメチルメタクリレート（デュポン社１１１
：エルパ夛イト２０８１）とフェノール樹脂として例え
ばホトレジスト（東京応化層：ｔＪＦＰＲ−８００）９
用いた場合の混合レジストの混合比と反応性イオンエツ
チング法によるエツチング速度との関係を示す特性内で
ある。なお、混合レジストは塗布後１４０ （Ｃ）で３
０分ベーキングを行なった。また１反応性イオンエツチ
ングの条件はａｙ番 ：２４（ｃｃ／ｍ膳〕高周波電力
１５０（Ｗ）、圧力３０（ｍＴ＠ｒｒ）としり、コの条
件でのりリコン酸化膜のエツチング速度も＠ｌ因に１点
鎖線で示した。第１図よりポリメチルメタクリレートと
ホトレジストとの混合比（重量比）が１０ ：１から３
０＝１の範囲で混合レジストと酸化Ｖリコン膜のエツチ
ング速度は±１０ Ｃ％）以内にあり略等しいことが判
る。
ラスからなる絶縁層とレジストとの各エツチング速度を
等しくすること！目的として鋭意研究を重ねた結果、レ
ジストとしてポリメチルメタクリレートとフェノール樹
脂とｔ主成分とする混合レジス）１−用い、エツチング
方法として反応性イオンエツチング法、＊にＣＦ、を反
応性ガスとする反応性イオンエツチング法ｌ用いればよ
いことを見出した・ 第１図はポリメチルメタクリレート（デュポン社１１１
：エルパ夛イト２０８１）とフェノール樹脂として例え
ばホトレジスト（東京応化層：ｔＪＦＰＲ−８００）９
用いた場合の混合レジストの混合比と反応性イオンエツ
チング法によるエツチング速度との関係を示す特性内で
ある。なお、混合レジストは塗布後１４０ （Ｃ）で３
０分ベーキングを行なった。また１反応性イオンエツチ
ングの条件はａｙ番 ：２４（ｃｃ／ｍ膳〕高周波電力
１５０（Ｗ）、圧力３０（ｍＴ＠ｒｒ）としり、コの条
件でのりリコン酸化膜のエツチング速度も＠ｌ因に１点
鎖線で示した。第１図よりポリメチルメタクリレートと
ホトレジストとの混合比（重量比）が１０ ：１から３
０＝１の範囲で混合レジストと酸化Ｖリコン膜のエツチ
ング速度は±１０ Ｃ％）以内にあり略等しいことが判
る。
また、この混合レジスＦは微細な溝も完全に埋めこめる
という特徴がある０本発明はこのような点晶：着目し、
段差を有する下地表面上にシミコン酸化膜酸いは不純物
を含んだシリケートガラス展からなる絶縁層を形成した
のち、上記絶縁層上にポリメチルメタクリレートとフェ
ノール樹脂とｔ主成分とするレジストＹ！！！布し、次
いでフレオン系ガスを反応性ガスと〜する反応性イオン
エツチング法を用いて上記レジストＳよび１紀絶縁層の
表面をエツチングするようにした方法である。
という特徴がある０本発明はこのような点晶：着目し、
段差を有する下地表面上にシミコン酸化膜酸いは不純物
を含んだシリケートガラス展からなる絶縁層を形成した
のち、上記絶縁層上にポリメチルメタクリレートとフェ
ノール樹脂とｔ主成分とするレジストＹ！！！布し、次
いでフレオン系ガスを反応性ガスと〜する反応性イオン
エツチング法を用いて上記レジストＳよび１紀絶縁層の
表面をエツチングするようにした方法である。
発明の効果
本発明によれば、絶縁層上にポリメチルメタクリレート
とフェノール樹脂とｔ主成分とするレジス）Ｙ塗布する
ことにより、絶縁層の徴−な溝にもレジストを確実に埋
め込むことができ。
とフェノール樹脂とｔ主成分とするレジス）Ｙ塗布する
ことにより、絶縁層の徴−な溝にもレジストを確実に埋
め込むことができ。
レジスト表面を絶縁層表面に比してなだらかにすること
ができる。さらに、レジストと絶縁層との各エツチング
速度を略等しくすることができるので反応性イオンエツ
チング法を利用し絶縁層表面Ｙレジスト表面と路間じな
めらかな形状にすることができる。つまり、絶縁層の段
差ケなめらかにすることができ、導体層の断線を防止し
、半導体装置の信頼性向上に寄与し得る等の効果ｔＩ！
する。また、低温工程だけで鳥温処理が必要なガラスフ
ロー法と同程度の効果が′得られ、しかも有機物質を用
いないので導体層の叫蝕・配線間のリークが生じない等
の利点がある。さらに、混合レジストのベーキングによ
る膜厚の減少も少なく微細な溝ｔも完全に埋めることが
できる。また、エツチング速度の制御性も容易であり、
アルミニウム膜や多結晶シリコン等の配線材料とのエツ
チング選択比も十分尚くすることができる。
ができる。さらに、レジストと絶縁層との各エツチング
速度を略等しくすることができるので反応性イオンエツ
チング法を利用し絶縁層表面Ｙレジスト表面と路間じな
めらかな形状にすることができる。つまり、絶縁層の段
差ケなめらかにすることができ、導体層の断線を防止し
、半導体装置の信頼性向上に寄与し得る等の効果ｔＩ！
する。また、低温工程だけで鳥温処理が必要なガラスフ
ロー法と同程度の効果が′得られ、しかも有機物質を用
いないので導体層の叫蝕・配線間のリークが生じない等
の利点がある。さらに、混合レジストのベーキングによ
る膜厚の減少も少なく微細な溝ｔも完全に埋めることが
できる。また、エツチング速度の制御性も容易であり、
アルミニウム膜や多結晶シリコン等の配線材料とのエツ
チング選択比も十分尚くすることができる。
発明の実施例
以下１本発明の詳細Ｙ図示の実施例によって説明する。
第２図（ａ）〜（ｅ）は本発明を配線形成工程に適用し
た一実施例を示す断面図である。
た一実施例を示す断面図である。
まず、第２図（荀に示す如く素子が形成された基板ｌの
上に熱酸化法によりシリコン鹸化膜１を被着した後、必
要な接続孔を開けて、この孔も含めて前記酸化Ｖ９コン
ｉ［上にＩｌｌ導体層として例えばアルミニウムＦａｓ
ｙｒ形成する。アルミニウムｌｌ！１３はスパッタ法あ
るいは電子ビーム薫看法により被着し、そのパターニン
グ＋ｔ ｃＣ６，とＣｔ、との混合ガスを用いた反応性
イオンエツチング法等により行なう、続いて、この配線
パターン上に酸化シリコンｌＪｂａｗ例えば８１Ｈ。
上に熱酸化法によりシリコン鹸化膜１を被着した後、必
要な接続孔を開けて、この孔も含めて前記酸化Ｖ９コン
ｉ［上にＩｌｌ導体層として例えばアルミニウムＦａｓ
ｙｒ形成する。アルミニウムｌｌ！１３はスパッタ法あ
るいは電子ビーム薫看法により被着し、そのパターニン
グ＋ｔ ｃＣ６，とＣｔ、との混合ガスを用いた反応性
イオンエツチング法等により行なう、続いて、この配線
パターン上に酸化シリコンｌＪｂａｗ例えば８１Ｈ。
と０寥ガスを用いた減圧気相成長法あるいは。
８１ Ｈ，とＮ、（Ｊガス！用いたプラズマ気相成長法
等により被着する。そして、ポリメデルメタクリレータ
とホトレジスト（フェノールａｍ）と：″・。
等により被着する。そして、ポリメデルメタクリレータ
とホトレジスト（フェノールａｍ）と：″・。
の混合レジスト５ｖ途布し、塗布後１４０ Ｃｔ）で３
０分ベーキングを行なう、なｇ、上記アルミニウム＠Ｊ
の膜厚を約１〔μｍ〕、アルミニクム配一層の巾ＹＩＰ
Ｊｚ〔μｍ〕、隣接するアルミニラ・ム配線層の間隔！
約３〔μｍ〕とし、シリコン師化膜４の膜厚！約１〔μ
ｍ〕とした。さら≦：、。
０分ベーキングを行なう、なｇ、上記アルミニウム＠Ｊ
の膜厚を約１〔μｍ〕、アルミニクム配一層の巾ＹＩＰ
Ｊｚ〔μｍ〕、隣接するアルミニラ・ム配線層の間隔！
約３〔μｍ〕とし、シリコン師化膜４の膜厚！約１〔μ
ｍ〕とした。さら≦：、。
混合レジスト５の混合比は２０：１とし、塗布条件は１
５００（ｒ、ｐ、ｍ）でｓｏｉとした。塗布後のベーキ
ングによるレジストの膜厚の減少率は約５〔僑〕と少な
く、ベーキング後の膜厚は約０．４〔μｍ〕となった。
５００（ｒ、ｐ、ｍ）でｓｏｉとした。塗布後のベーキ
ングによるレジストの膜厚の減少率は約５〔僑〕と少な
く、ベーキング後の膜厚は約０．４〔μｍ〕となった。
なＳレジストの混合は超音波により十分鑑二行なう、か
くして−１混合レジスト５はなだらかな形状を示し、ま
た微細な溝にも完全に埋まる′。
くして−１混合レジスト５はなだらかな形状を示し、ま
た微細な溝にも完全に埋まる′。
次に、ＣＦ、ガスを用いた反応性イオンエツチング法な
用い、１１２因（ｂ） ｌ’−示す如く混合レジスト５
とシリコン鹸化膜４の表面とｔエツチング除去し、酸化
シリコｙ膜４１凸部で約０．５〔μｍ）残した。エツチ
ングの条件はＣＦ、：２’４（ｃｃ／ｍ１ｎ）高周波電
力１５０ （Ｗ）圧力３０（ｍＴｏｒｒ）とした、第１
図に示したよう５：混合レジスト膜と酸化シリコン＠ｄ
との各エツチング速度は略等しいので、エツチング後の
形状は混合レジスト５のなだらかな形状ｌ維持する。
用い、１１２因（ｂ） ｌ’−示す如く混合レジスト５
とシリコン鹸化膜４の表面とｔエツチング除去し、酸化
シリコｙ膜４１凸部で約０．５〔μｍ）残した。エツチ
ングの条件はＣＦ、：２’４（ｃｃ／ｍ１ｎ）高周波電
力１５０ （Ｗ）圧力３０（ｍＴｏｒｒ）とした、第１
図に示したよう５：混合レジスト膜と酸化シリコン＠ｄ
との各エツチング速度は略等しいので、エツチング後の
形状は混合レジスト５のなだらかな形状ｌ維持する。
次に、 ！Ｊ ２１０ （ｃ） ｔ：示す如＜シ導体膚
として例えばアルミニウムｌｌｌ６１ｋｐ前述した方法
ａ：より形成した。かくして形成されたアルミニウム膜
６はその下地となるシリコン酸化膜４表面ｔＩＳ平担化
されているため、断切れもなく略一様な膜厚となった６ な８１本発明は上述した実施例；：限定されるものでは
ない、実施例ではエツチング後Ｏ）シラコン鍍化膜上に
導体層を形成した力１、この導体層！形成する前（二・
、酸化レリコン膜上に再度酸化シリコン膜を被着した後
、導体層を形成してもよい、さらに、本実施例でに導体
層の上１：被看した酸化シリコン膜の平担化（：ついて
説明したが１本発明は半導体装置の製造工程で、生じる
丁べての段差に対して有効である０例えば、素子分離用
の篩に完全に絶縁膜を埋め込み、その表面を平担にする
ことも可能である。また、絶縁層としては酸化シリコン
膜ｃｌｌらず不純物として例えば燐、硼素、砒素等を少
なくともｌ梳類斗廷添加したシリケートガラス膜でもよ
い。
として例えばアルミニウムｌｌｌ６１ｋｐ前述した方法
ａ：より形成した。かくして形成されたアルミニウム膜
６はその下地となるシリコン酸化膜４表面ｔＩＳ平担化
されているため、断切れもなく略一様な膜厚となった６ な８１本発明は上述した実施例；：限定されるものでは
ない、実施例ではエツチング後Ｏ）シラコン鍍化膜上に
導体層を形成した力１、この導体層！形成する前（二・
、酸化レリコン膜上に再度酸化シリコン膜を被着した後
、導体層を形成してもよい、さらに、本実施例でに導体
層の上１：被看した酸化シリコン膜の平担化（：ついて
説明したが１本発明は半導体装置の製造工程で、生じる
丁べての段差に対して有効である０例えば、素子分離用
の篩に完全に絶縁膜を埋め込み、その表面を平担にする
ことも可能である。また、絶縁層としては酸化シリコン
膜ｃｌｌらず不純物として例えば燐、硼素、砒素等を少
なくともｌ梳類斗廷添加したシリケートガラス膜でもよ
い。
その他、本発明の要旨を逸脱しない範囲で１種々変形し
て実施することができる。
て実施することができる。
第１因は本発明に係わる混合比と反応性イオンエツチン
グ法によるエツチング速度との関係を示す特性図、第２
１１（（転）〜（Ｃ）は本発明を配線形成工程に適用し
た一実施例を示す断Ｉｉｉ図である、ｌ・・・基板、２
．４・・・シリコン酸化膜（絶縁層）１．６・・・アル
ミニウム膜（４＃体層）、５・・・混合レジスト。
グ法によるエツチング速度との関係を示す特性図、第２
１１（（転）〜（Ｃ）は本発明を配線形成工程に適用し
た一実施例を示す断Ｉｉｉ図である、ｌ・・・基板、２
．４・・・シリコン酸化膜（絶縁層）１．６・・・アル
ミニウム膜（４＃体層）、５・・・混合レジスト。
Claims (2)
- （１） 段差！有する下地表面上にシリコン酸化験或
いは不純物を含んだシリケートガラス膜からなる絶縁層
を形成する工程と、上記絶縁層上にポリメチルメタクリ
レートとフェノール樹脂とン主成分とする混合Ｖジス）
１−塗布する工程と、フレオン系ガスを反応性ガスとす
る反応性イオンエツチング法を用いて上記レジストおよ
び前記絶縁層の表ｔ’ｔ’エツチング下る工程とを興備
したことＹ特徴とする絶縁層の平担化方法。 - （２） 前記レジストは、ポリメチルメタクリレート
とフェノール樹脂とｔｌ−１０：１〜３０：１の割合で
混合したものである特許請求の範囲第１項記載の絶縁層
の平担化方法。 Ｃ）前記反応性ガスとしてＣＦ、ガスを用いたこと！特
徴とする特許請求の範囲第１項記載の絶縁層の平担化方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192240A JPS5893329A (ja) | 1981-11-30 | 1981-11-30 | 絶縁層の平担化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192240A JPS5893329A (ja) | 1981-11-30 | 1981-11-30 | 絶縁層の平担化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893329A true JPS5893329A (ja) | 1983-06-03 |
Family
ID=16287981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192240A Pending JPS5893329A (ja) | 1981-11-30 | 1981-11-30 | 絶縁層の平担化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893329A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605527A (ja) * | 1983-06-24 | 1985-01-12 | Agency Of Ind Science & Technol | 半導体装置の平坦化方法 |
| JPS60231340A (ja) * | 1984-04-27 | 1985-11-16 | Sony Corp | 半導体装置の製法 |
| JPS61501738A (ja) * | 1984-04-04 | 1986-08-14 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 集積回路構造の多層メタライゼ−ションのためのダブル平面化方法 |
| JPS6296909A (ja) * | 1985-10-24 | 1987-05-06 | Sumitomo Electric Ind Ltd | 多層光回路及びその製造方法 |
| CN102659322A (zh) * | 2012-04-06 | 2012-09-12 | 南昌航空大学 | 一种玻璃/pmma微纳界面结构层合材料制备方法 |
-
1981
- 1981-11-30 JP JP56192240A patent/JPS5893329A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605527A (ja) * | 1983-06-24 | 1985-01-12 | Agency Of Ind Science & Technol | 半導体装置の平坦化方法 |
| JPS61501738A (ja) * | 1984-04-04 | 1986-08-14 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 集積回路構造の多層メタライゼ−ションのためのダブル平面化方法 |
| JPS60231340A (ja) * | 1984-04-27 | 1985-11-16 | Sony Corp | 半導体装置の製法 |
| JPS6296909A (ja) * | 1985-10-24 | 1987-05-06 | Sumitomo Electric Ind Ltd | 多層光回路及びその製造方法 |
| CN102659322A (zh) * | 2012-04-06 | 2012-09-12 | 南昌航空大学 | 一种玻璃/pmma微纳界面结构层合材料制备方法 |
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