JPS5893351A - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
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- JPS5893351A JPS5893351A JP19224681A JP19224681A JPS5893351A JP S5893351 A JPS5893351 A JP S5893351A JP 19224681 A JP19224681 A JP 19224681A JP 19224681 A JP19224681 A JP 19224681A JP S5893351 A JPS5893351 A JP S5893351A
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- JP
- Japan
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- wiring
- film
- semiconductor device
- wiring layer
- insulating film
- Prior art date
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置およびその製造方法に係リ、％に高
集積化、微細化が進んだ半導体装置の配線構造とその形
成方法に関する。
集積化、微細化が進んだ半導体装置の配線構造とその形
成方法に関する。
〔発明の技術的背景およびその問題点〕最近、半導体装
置製造におけるリソグラフィ技術、工、チング技術尋が
進歩し、半導体装置の高集積化、微細化が一段と進んで
いる。半導体装置の微細化が進むと配線パターンも微細
化され、隣接する配線間隔も微細化されてくる。
置製造におけるリソグラフィ技術、工、チング技術尋が
進歩し、半導体装置の高集積化、微細化が一段と進んで
いる。半導体装置の微細化が進むと配線パターンも微細
化され、隣接する配線間隔も微細化されてくる。
その結果、隣接する配線間の浮遊容量が増大し、これが
信号伝播の遅延を大きくするという問題が生じる。
信号伝播の遅延を大きくするという問題が生じる。
第１図は半導体基板１上に絶縁膜２を介して３本の平行
な配線層３１〜３ｓを形成した例を示している。いま、
配線層３１〜３ｓの幅Ｗと間隔Ｓを等しいとし、真中の
配線層３寓に注目すると、これに付随する単位長さ当〕
の容１ｃは、絶縁膜２の容量をＣ宜 、配線層間のギヤ
。
な配線層３１〜３ｓを形成した例を示している。いま、
配線層３１〜３ｓの幅Ｗと間隔Ｓを等しいとし、真中の
配線層３寓に注目すると、これに付随する単位長さ当〕
の容１ｃは、絶縁膜２の容量をＣ宜 、配線層間のギヤ
。
グによる容量をＣ，としてＣ＝Ｃ１＋２ Ｃｍで表わさ
れる。そして、Ｗ＝Ｓの値を変化させたときの容量Ｃの
変化を示すと第２図の実線のようになる。一点鎖線は絶
縁膜２による容量０１のみの場合である。図から明らか
なように、容−１ｃは、Ｗ＝Ｓが絶縁膜２の膜原ＴＯＸ
とほぼ等しくなる点Ａで極小値を示し、これより寸法が
微細になると増大する。これ祉、容量ＣＩの減少割合よ
シも容量Ｃｍの増大割合が大きくなるためである。
れる。そして、Ｗ＝Ｓの値を変化させたときの容量Ｃの
変化を示すと第２図の実線のようになる。一点鎖線は絶
縁膜２による容量０１のみの場合である。図から明らか
なように、容−１ｃは、Ｗ＝Ｓが絶縁膜２の膜原ＴＯＸ
とほぼ等しくなる点Ａで極小値を示し、これより寸法が
微細になると増大する。これ祉、容量ＣＩの減少割合よ
シも容量Ｃｍの増大割合が大きくなるためである。
このように１配線が微細化されると容量の増大による信
号伝播の遅れが重大な問題となってくる。、また従来法
による配線の微細化は、電流容量の減少、配線抵抗の増
加、エレクトロマイグレーションによる切断等をもたら
し、半導体装置の信頼性低下につながる。
号伝播の遅れが重大な問題となってくる。、また従来法
による配線の微細化は、電流容量の減少、配線抵抗の増
加、エレクトロマイグレーションによる切断等をもたら
し、半導体装置の信頼性低下につながる。
本発明は、配線層に付随する静電容量の大幅な低減を図
シ、もって配線の微細化による信号伝播の遅延を抑え、
″”また従来のリングラフィ技術を用いて配線のよ）一
層の微細化を行うことなく容易に高集積化を可能とし、
信頼性向上を図り九半導体装置およびその製造方法を提
供するものである。
シ、もって配線の微細化による信号伝播の遅延を抑え、
″”また従来のリングラフィ技術を用いて配線のよ）一
層の微細化を行うことなく容易に高集積化を可能とし、
信頼性向上を図り九半導体装置およびその製造方法を提
供するものである。
本発明は、半導体基板上に絶縁膜を介して同一導電膜形
成工程で形成される互いに平行に隣接する部分を有する
配線層を設けてなる半導体装置において、前記絶縁膜の
表面に急峻な段差をもつ所定ノｆターンの凹凸を設けて
おき、前記配線層の互いに平行に隣接する部分の一方を
凹部、他方を凸部上に水平方向の離間距離がほぼ零とな
るように配設したこと、換言すれば、凹凸の段差部で分
離された平行配線層を設けたことを特徴とする。
成工程で形成される互いに平行に隣接する部分を有する
配線層を設けてなる半導体装置において、前記絶縁膜の
表面に急峻な段差をもつ所定ノｆターンの凹凸を設けて
おき、前記配線層の互いに平行に隣接する部分の一方を
凹部、他方を凸部上に水平方向の離間距離がほぼ零とな
るように配設したこと、換言すれば、凹凸の段差部で分
離された平行配線層を設けたことを特徴とする。
本発明はまた、上記の如き配線構造を形成するに尚って
、まず素子領域が形成された半導体基板上の絶縁膜表面
に配線ノ臂ターンに対応した凹凸を形成し、その上に全
面に導体膜を被着し、更にその表面全面に段差部でエツ
チング速度の速いマスク材を堆積して全面エツチングを
行って前記凹凸の段差でこのマスク材を選択的に除去し
、残されたマスク材を用いて前記導体膜を選択工、チン
グして凹凸の段差部で分離された互いに平行に隣接する
配線層を形成することを特徴とする。
、まず素子領域が形成された半導体基板上の絶縁膜表面
に配線ノ臂ターンに対応した凹凸を形成し、その上に全
面に導体膜を被着し、更にその表面全面に段差部でエツ
チング速度の速いマスク材を堆積して全面エツチングを
行って前記凹凸の段差でこのマスク材を選択的に除去し
、残されたマスク材を用いて前記導体膜を選択工、チン
グして凹凸の段差部で分離された互いに平行に隣接する
配線層を形成することを特徴とする。
本発明によれば、凹凸／？ターンに自己整合された状態
で同一導電膜からなる配線層の互いに平行して隣接する
部分の一方が凹部に、他方が凸部に配設される。従りて
隣接する配線層同志が直接対向することがないか、対向
したとしてもその対向面積を極めて小さいものとするこ
とができるから、配線間の静電容量が小さくなり、配線
での信号伝播の遅れが小さくなる。また隣接する配線層
間は水平方向の離間距離がほぼ零であシ、従って配線幅
をそれ程微細にしなくて本配線密度を高くして素子のよ
り一層の高集積化が図られる。また配線幅をそれ程微細
にしなくてもよいため、従来のリソグラフィ技術を用い
て容易に半導体装置の高集積化を達成できる。
で同一導電膜からなる配線層の互いに平行して隣接する
部分の一方が凹部に、他方が凸部に配設される。従りて
隣接する配線層同志が直接対向することがないか、対向
したとしてもその対向面積を極めて小さいものとするこ
とができるから、配線間の静電容量が小さくなり、配線
での信号伝播の遅れが小さくなる。また隣接する配線層
間は水平方向の離間距離がほぼ零であシ、従って配線幅
をそれ程微細にしなくて本配線密度を高くして素子のよ
り一層の高集積化が図られる。また配線幅をそれ程微細
にしなくてもよいため、従来のリソグラフィ技術を用い
て容易に半導体装置の高集積化を達成できる。
同様の理由で、配線の電流容量の減少、エレクトロマイ
グレーションによる断線、高抵抗化などを防止して、半
導体装置の信頼性向上を図ることができる。
グレーションによる断線、高抵抗化などを防止して、半
導体装置の信頼性向上を図ることができる。
第３図は本発明の一実施例の要部断面を示している。１
１は素子領域が形成された８１基板であり、この上に８
１０２膜１２を介して互いに平行に隣接する３本の配線
層１３１〜１３１を形成した亀のである。Ｓ１０．膜１
２は例えＩｄ、１．５μｍの厚さとしてその表面に約１
μｍの急峻な段差をもつ凹凸パターンが配線パターンに
対応させて形成されてお夛、３本の配線層１３重〜１３
ｍは凹凸の段差よシ薄い同一導体膜によって、真中の配
線層１３鵞が凹部に１両側の配線層１３１゜１３１が凸
部罠配設されている。配線層７５１〜１３１の水平方向
離間距離は＃１ぼ零である。
１は素子領域が形成された８１基板であり、この上に８
１０２膜１２を介して互いに平行に隣接する３本の配線
層１３１〜１３１を形成した亀のである。Ｓ１０．膜１
２は例えＩｄ、１．５μｍの厚さとしてその表面に約１
μｍの急峻な段差をもつ凹凸パターンが配線パターンに
対応させて形成されてお夛、３本の配線層１３重〜１３
ｍは凹凸の段差よシ薄い同一導体膜によって、真中の配
線層１３鵞が凹部に１両側の配線層１３１゜１３１が凸
部罠配設されている。配線層７５１〜１３１の水平方向
離間距離は＃１ぼ零である。
このような配線構造とすれば、第１図と比較して明らか
なように、配線層に付随する静電容量は非常に小さく、
また離間距離がほぼ零であるため配線密度の向上によ）
大幅な高集積化が図られることがわかる。
なように、配線層に付随する静電容量は非常に小さく、
また離間距離がほぼ零であるため配線密度の向上によ）
大幅な高集積化が図られることがわかる。
例である。即ち別基板２１に５ｔＯ２膜２２を介してそ
の表面の凹凸で分離された３本の第１層配線層２３鳳〜
２３１を形成し、更にその上にｓｔｏ、ＭＩＸｚ ４を
介してその表面に凹凸で分離された３本の第２層配線層
２５１〜２５３を形成したものである。これによシ、高
密度の多層配線構造を実現することができる。
の表面の凹凸で分離された３本の第１層配線層２３鳳〜
２３１を形成し、更にその上にｓｔｏ、ＭＩＸｚ ４を
介してその表面に凹凸で分離された３本の第２層配線層
２５１〜２５３を形成したものである。これによシ、高
密度の多層配線構造を実現することができる。
次に本発明の方法の一実施例を第５図（＆）〜（・）を
用いて説明する。まず素子領域が形成されたｓｉ基板３
１上にｓｉｏ、膜３２を約２μｍの厚さに形成し、ホト
レジストをマスクにして反応性イオンエツチングにより
８ＳＯ３膜３２０表面に段差が約１μｍの凹部を形成す
る。いまの場合、凹部はこの５１０２膜３２上に形成さ
れる３本の平行な配線層のうち真中の配線・々ターンに
対応する。そ、１・：１゜ の後、全面にＣＶＤ法によシリンド−！多結晶シリコン
膜３３を約５００Ｘ堆積し、更にその上にマスク材とし
てプラズマＣＶＤ法によ！り ８１０．膜３４を５０’
００１程度堆積する（ａ）。この後、ＮＨ４Ｆを用いて
全面エツチングを行ない、８１０．膜３４０段差部を選
択的に工、チング除去する（ｂ）。
用いて説明する。まず素子領域が形成されたｓｉ基板３
１上にｓｉｏ、膜３２を約２μｍの厚さに形成し、ホト
レジストをマスクにして反応性イオンエツチングにより
８ＳＯ３膜３２０表面に段差が約１μｍの凹部を形成す
る。いまの場合、凹部はこの５１０２膜３２上に形成さ
れる３本の平行な配線層のうち真中の配線・々ターンに
対応する。そ、１・：１゜ の後、全面にＣＶＤ法によシリンド−！多結晶シリコン
膜３３を約５００Ｘ堆積し、更にその上にマスク材とし
てプラズマＣＶＤ法によ！り ８１０．膜３４を５０’
００１程度堆積する（ａ）。この後、ＮＨ４Ｆを用いて
全面エツチングを行ない、８１０．膜３４０段差部を選
択的に工、チング除去する（ｂ）。
プラズマＣＶＤ法による８１０□膜３４呟ｆ１４Ｆに対
して段差部でのエツチング速度が平坦部でのそれの約２
０倍あるため、全面エツチングによってこのように段差
部のみ除去することができる。
して段差部でのエツチング速度が平坦部でのそれの約２
０倍あるため、全面エツチングによってこのように段差
部のみ除去することができる。
そして残された８１Ｏ１膜３４をマスクとしてケ建カル
バドライ・エツチング法により段差部の多結晶シリコン
膜をエツチング除去し、段差部で分離された３本の配線
層３３１〜３３８を形成する（ｃ）。凸部上の配線層１
３１およびＪＪｓは、更に通常のｐｉｐ工程によ〕、レ
ジストＪ５を形成しくｄ）、このレジストＪ５をマスク
として工。
バドライ・エツチング法により段差部の多結晶シリコン
膜をエツチング除去し、段差部で分離された３本の配線
層３３１〜３３８を形成する（ｃ）。凸部上の配線層１
３１およびＪＪｓは、更に通常のｐｉｐ工程によ〕、レ
ジストＪ５を形成しくｄ）、このレジストＪ５をマスク
として工。
チングを行りて所定の配線幅とする（、）。
この実施例によれば、従来のリングラフィ技術をそのま
ま利用して、何ら難しい微細加工を行うことなく、配線
層間容量を小さくして高密度配線を実現することができ
る。特にＣＰＵのように配線面積の大きい大規模集積回
路に適用した場合に、チップ面積の減少、高集積化、高
信頼性化部の効果が得られる。
ま利用して、何ら難しい微細加工を行うことなく、配線
層間容量を小さくして高密度配線を実現することができ
る。特にＣＰＵのように配線面積の大きい大規模集積回
路に適用した場合に、チップ面積の減少、高集積化、高
信頼性化部の効果が得られる。
なお、この実施例では導体膜として多結晶シリコンを用
いたが、ＡＩ、ムｊ−８ｉ、Ｗなどの金属や各種金属シ
リサイドを用いることができる。
いたが、ＡＩ、ムｊ−８ｉ、Ｗなどの金属や各種金属シ
リサイドを用いることができる。
また、マスク材としてプラズマＣＶＤ法による８１０、
膜を用いたが、段差部でのエツチング速度が平坦部での
それよ〕大きいものであれば同様のマスク材として用い
ることができる。具体的には、スノ臂ツタ法による８１
０．膜が好適する。
膜を用いたが、段差部でのエツチング速度が平坦部での
それよ〕大きいものであれば同様のマスク材として用い
ることができる。具体的には、スノ臂ツタ法による８１
０．膜が好適する。
第６図４（ａ）〜（、）は本発明の別の実施例を説明す
るための図である１、まず素子領域が形成されたＳｔ基
板４１上に５ＳＯ２膜４２を約２μｍの厚さに形成し、
ホトレジストをマスクにして反応性イオンエツチングに
よ、９８１０．膜４２０表面に段差が約１μｍの凹部を
形成する。先の実施例と同様、との凹部は、このＳｉｎ
、膜４２上に形成される３本の平行表記線層のうち真中
の配線パターンに対応する。、その後、全面に１凹部の
段差の１／２よシ薄いＡＩ −８１膜をスフツタ法によ
〕被着して、段差部で段切れをおζすことＫよシ互いに
分離されたムｊ−８１配線層４１１〜４３．を形成する
（、）。次いで、通常のＰＥＰ工程によプレシスト４４
を形成し伽）、このレジスト４４をマスクとしてＡＪ
−８１配線４３宜 、４Ｊ１の不要な部分をエツチング
除去して所定の配線幅とする（、）。
るための図である１、まず素子領域が形成されたＳｔ基
板４１上に５ＳＯ２膜４２を約２μｍの厚さに形成し、
ホトレジストをマスクにして反応性イオンエツチングに
よ、９８１０．膜４２０表面に段差が約１μｍの凹部を
形成する。先の実施例と同様、との凹部は、このＳｉｎ
、膜４２上に形成される３本の平行表記線層のうち真中
の配線パターンに対応する。、その後、全面に１凹部の
段差の１／２よシ薄いＡＩ −８１膜をスフツタ法によ
〕被着して、段差部で段切れをおζすことＫよシ互いに
分離されたムｊ−８１配線層４１１〜４３．を形成する
（、）。次いで、通常のＰＥＰ工程によプレシスト４４
を形成し伽）、このレジスト４４をマスクとしてＡＪ
−８１配線４３宜 、４Ｊ１の不要な部分をエツチング
除去して所定の配線幅とする（、）。
この実施例によっても、先の実施例と同様の効果が得ら
れることは明らかである。また仁の実施例によれば、先
の実施例より簡単な工程で、段差部で自動的に分離され
た配線を形成することができる。
れることは明らかである。また仁の実施例によれば、先
の実施例より簡単な工程で、段差部で自動的に分離され
た配線を形成することができる。
第７図は上記実施例を変形して得られる配線構造を示し
ている。即ち、８１基板Ｊ Ｉ Ｋ ｇｌｏ。
ている。即ち、８１基板Ｊ Ｉ Ｋ ｇｌｏ。
膜５２を形成して、その表面に所定の凹凸パターンを形
成する。そして上記実施例と同様、凹凸の段差の１／２
より薄いＡｎ−１１膜を被着することＫよシ、凹凸の段
差部で分離され丸、互いに平行に１１接するＡＪ−Ｂ１
配線層５３１〜５３１を形成する。この場合、平坦部で
配線層ｓｓ１゜５３１の不要部分をエツチング除去する
工程で、例えば電源線のような大きい配線幅を必要とす
る配線５３−を同時に形成している。
成する。そして上記実施例と同様、凹凸の段差の１／２
より薄いＡｎ−１１膜を被着することＫよシ、凹凸の段
差部で分離され丸、互いに平行に１１接するＡＪ−Ｂ１
配線層５３１〜５３１を形成する。この場合、平坦部で
配線層ｓｓ１゜５３１の不要部分をエツチング除去する
工程で、例えば電源線のような大きい配線幅を必要とす
る配線５３−を同時に形成している。
こうしてこの実施例によれば、互いに平行して密に隣接
する信号配線部分と大きい電流容量を必要とする平坦部
での電源配線部分と管、それぞれに要求される性能を満
たしながら巧みに共存させることができる。
する信号配線部分と大きい電流容量を必要とする平坦部
での電源配線部分と管、それぞれに要求される性能を満
たしながら巧みに共存させることができる。
第６図の実施例では、８１０２膜１１に形成する凹部の
深さとムｌ −Ｓｌ膜３１宜〜３３畠の膜厚の制御が重
要である。凹凸ノリーンの工、チングのばらつきは必ら
ず生じるが、このためエツチング終点の制御が難しく、
また配線層間の容量のばらつきなどの不都合をもたらす
。これを防ぐには例えば８１０２膜Ｊ２を必要以上に厚
くしなければならなく々る。
深さとムｌ −Ｓｌ膜３１宜〜３３畠の膜厚の制御が重
要である。凹凸ノリーンの工、チングのばらつきは必ら
ず生じるが、このためエツチング終点の制御が難しく、
また配線層間の容量のばらつきなどの不都合をもたらす
。これを防ぐには例えば８１０２膜Ｊ２を必要以上に厚
くしなければならなく々る。
第８図（ａ）〜（、）は仁の点を改良し九実施例を説明
する丸めの図で本る。まず８１基板６１上に、第１の絶
縁膜としてＣＶＤ法による８１０．ｌ［＃ Ｊを１μｍ
の厚さに形成し、更にこの上に第２の絶縁膜として、ス
ピンコードによＪ）Ｉｋ布Ｌ４００Ｃでベーキングした
１μｍのＩリイオド樹脂膜６３を形成する（、）。次に
写真食刻法を用いて？リイミド樹脂膜６３を選択的に工
、テングして凹部を形成する（ｂ）。このとき、ＣＦ４
と０２の混合ガスを用いたケミカル・ドライ・エツチン
グを用いると、Ｉリインド樹脂膜６３のエツチング速度
が８１０２膜６２に比べて十分大きいため、オーバエ、
デングを行りてもＢｉｂ、＠σ２は殆んどエツチングさ
れず、確実に凹部底面に８１０．膜−２を露出させるこ
とができる。即ち凹部の段差が一定の状態を得ることが
できる。この後第６図の実施例と同様、スパッタ法にょ
如凹部の段差で段切れをおこすようにムノー８最膜を被
着し、写真食刻法で不要部分をエツチング除去して平行
に＠接するムｊ−８１配線層８４重〜Ｍ４ｓを形成する
（、）。
する丸めの図で本る。まず８１基板６１上に、第１の絶
縁膜としてＣＶＤ法による８１０．ｌ［＃ Ｊを１μｍ
の厚さに形成し、更にこの上に第２の絶縁膜として、ス
ピンコードによＪ）Ｉｋ布Ｌ４００Ｃでベーキングした
１μｍのＩリイオド樹脂膜６３を形成する（、）。次に
写真食刻法を用いて？リイミド樹脂膜６３を選択的に工
、テングして凹部を形成する（ｂ）。このとき、ＣＦ４
と０２の混合ガスを用いたケミカル・ドライ・エツチン
グを用いると、Ｉリインド樹脂膜６３のエツチング速度
が８１０２膜６２に比べて十分大きいため、オーバエ、
デングを行りてもＢｉｂ、＠σ２は殆んどエツチングさ
れず、確実に凹部底面に８１０．膜−２を露出させるこ
とができる。即ち凹部の段差が一定の状態を得ることが
できる。この後第６図の実施例と同様、スパッタ法にょ
如凹部の段差で段切れをおこすようにムノー８最膜を被
着し、写真食刻法で不要部分をエツチング除去して平行
に＠接するムｊ−８１配線層８４重〜Ｍ４ｓを形成する
（、）。
この実施例によれば、オーバエ、チンダによる段差のば
らつきがなく、従って配線層間の容量を均一で小さいも
のとして、半導体装置の一層の高性能化を図ることがで
きる。また、−リイ建ド樹脂膜は比銹電率が約３．０で
あるから、Ｓ１０．膜のみの場合に比べて配線層に付随
する容量を小さくする上でも好オしい。
らつきがなく、従って配線層間の容量を均一で小さいも
のとして、半導体装置の一層の高性能化を図ることがで
きる。また、−リイ建ド樹脂膜は比銹電率が約３．０で
あるから、Ｓ１０．膜のみの場合に比べて配線層に付随
する容量を小さくする上でも好オしい。
なお、上記実施例では、絶縁膜の組合せとして４リイミ
ド／８ｔＯを用いたが、８１．Ｎ４／ ５ｉｉｏ。
ド／８ｔＯを用いたが、８１．Ｎ４／ ５ｉｉｏ。
やムｊ２０． ／ ８１０．など、他の組合せを用いる
ことも可能である。また段差部で配線層を分離する方法
として、段切れを利用する方法でなく、第５図の実施例
の方法を適用してもよい。
ことも可能である。また段差部で配線層を分離する方法
として、段切れを利用する方法でなく、第５図の実施例
の方法を適用してもよい。
第９図（、）〜（ｄ）は、配線層の基板とのコンタクト
部の形成工程を含めた実施例を説明するための図！ある
。まず素子領域が形成された８１基板ｒｌＫ約２ ｆｉ
ｍの８１０２膜１２をＣＶＤ法ニヨ）形成し、写真食刻
法を用いて選択的にコンタクトホール１３１〜ｙ３＝を
開孔する（１）。次に先の実施例と同様の方法によシ、
このＳｔＯ，膜１２上に形成される３本の平行な配線層
のうち真中の配線パターンに対応する凹部を、コンタク
トホールＶＸ、の部分に重なるように形成する（ｂ）。
部の形成工程を含めた実施例を説明するための図！ある
。まず素子領域が形成された８１基板ｒｌＫ約２ ｆｉ
ｍの８１０２膜１２をＣＶＤ法ニヨ）形成し、写真食刻
法を用いて選択的にコンタクトホール１３１〜ｙ３＝を
開孔する（１）。次に先の実施例と同様の方法によシ、
このＳｔＯ，膜１２上に形成される３本の平行な配線層
のうち真中の配線パターンに対応する凹部を、コンタク
トホールＶＸ、の部分に重なるように形成する（ｂ）。
その後、例えばリフトオフ技術を用いてコンタクトホー
ル７ Ｊ、 〜７ Ｊ、ＫＡｊ膜１４１〜１４ｍを堆め
込む（ｃ）。そしてとの状態で先の実施例と同様の方法
、あるいは第５図の実施例の方法によって、凹凸の段差
部で分離された互いに平行に隣接する人ノー８１配線層
７５１〜１５１を形成する（ｄ）。
ル７ Ｊ、 〜７ Ｊ、ＫＡｊ膜１４１〜１４ｍを堆め
込む（ｃ）。そしてとの状態で先の実施例と同様の方法
、あるいは第５図の実施例の方法によって、凹凸の段差
部で分離された互いに平行に隣接する人ノー８１配線層
７５１〜１５１を形成する（ｄ）。
第１０図は得られた配線パターンの平面図でめる１、第
１０図のムーム′断面が第９図（ｄ） Ｋ相当する。
１０図のムーム′断面が第９図（ｄ） Ｋ相当する。
この実施例によれば、４１に凸部上の配線層のコンタク
トホールが深いものであっても、コンタクトホールに予
め接続部材を埋込んでいるため、コンタクトホール部で
の配線の段切れが確実に防止される。
トホールが深いものであっても、コンタクトホールに予
め接続部材を埋込んでいるため、コンタクトホール部で
の配線の段切れが確実に防止される。
なおこの実施例では、配線パターンに対応する凹凸を形
成した後にコンタクトホールに接続部材を埋込んだが、
第９図（＆）の萩態でコンタクトホールに接続部材を埋
め込み、その後凹凸パターンを形成する選択エツチング
を行って第９図（、）の状態を得るようＫしてもよい。
成した後にコンタクトホールに接続部材を埋込んだが、
第９図（＆）の萩態でコンタクトホールに接続部材を埋
め込み、その後凹凸パターンを形成する選択エツチング
を行って第９図（、）の状態を得るようＫしてもよい。
また第１０図から明らかなように、隣接する配線層間に
水平方向の離間距離は殆んどない丸め、配線幅が小さい
ときにコンタクトホールはそれよ）更に小さい寸法とな
る。これは良好なコンタクトをとる上で好ましくない。
水平方向の離間距離は殆んどない丸め、配線幅が小さい
ときにコンタクトホールはそれよ）更に小さい寸法とな
る。これは良好なコンタクトをとる上で好ましくない。
この点を改善するには、第１０図に対して＠１１図に示
すように少しずつずれた位置にコンタクトホールｒａ鳳
’〜１１１′を形成すればよい。こうすれば、コンタク
トホールＩＪν〜７３ａ′の寸法をそれぞれ配線層７ｊ
ｉ〜１５１の幅とほぼ等しくすることができ、確実なコ
ンタクトをとることが可能となる。
すように少しずつずれた位置にコンタクトホールｒａ鳳
’〜１１１′を形成すればよい。こうすれば、コンタク
トホールＩＪν〜７３ａ′の寸法をそれぞれ配線層７ｊ
ｉ〜１５１の幅とほぼ等しくすることができ、確実なコ
ンタクトをとることが可能となる。
なお、以上の各実施例においては、主として３本の平行
な配線層を形成する場合を説明した。
な配線層を形成する場合を説明した。
従って凹凸の段差部で配線層間の分離を行った後、通常
のＰＥＰ工程士平坦部での配線層を・臂り１１１１：１ 一ニングしている。しかしながら、例えば多数の配線パ
ターンが基板全面にわたりて互いに平行に配設される場
合には、その配線パターンに対応する絶縁膜表面の繰返
し凹凸パターンにより隣接する配線層間を分離するだけ
で、その後の通常のＰＥＰ工程は不要となる。また配線
パターンを凹凸の段差部で分離した後、平坦部に残る導
体膜をそのまま例えばシールド膜として残すような場合
にも、同様にその後のＰＥＰＩ鵬を省略することができ
る。更に上記各実施例では、平行に隣接する３本の配線
層の真中のものを凹部に配置してその両側の配線と分離
したが、真中のものを凸部に配置するように凹凸パター
ン形成をしてもよいことは勿論である。
のＰＥＰ工程士平坦部での配線層を・臂り１１１１：１ 一ニングしている。しかしながら、例えば多数の配線パ
ターンが基板全面にわたりて互いに平行に配設される場
合には、その配線パターンに対応する絶縁膜表面の繰返
し凹凸パターンにより隣接する配線層間を分離するだけ
で、その後の通常のＰＥＰ工程は不要となる。また配線
パターンを凹凸の段差部で分離した後、平坦部に残る導
体膜をそのまま例えばシールド膜として残すような場合
にも、同様にその後のＰＥＰＩ鵬を省略することができ
る。更に上記各実施例では、平行に隣接する３本の配線
層の真中のものを凹部に配置してその両側の配線と分離
したが、真中のものを凸部に配置するように凹凸パター
ン形成をしてもよいことは勿論である。
第１図は従来の半導体装置の配線構造の例を示す図、第
２図はその配線幅と静電容量の関係を示す図、第３図は
本発明の一実施例の配線構造を示す図、第４図は同様の
配線層を２層に積ねた例を示す図、第５図（、）〜（・
）は本発明の方法の一実施例の製造工程を説明するため
の図、第６図（、）〜（、）は他の製造工程を説明する
ための図、１１７図は更に他の実施例の配線構造を示す
図、第８図（ａ）〜（、）は本発明の方法の改良された
実施発明の方法の実施例の製造工程を説明するための図
、第１０図社得られた配線ノ９ターンの平面図、第１１
図は第９図の工程を改良した実施例による配線／ｆター
ンの平面図である。 １１．２２ 、ｊＪ 、４Ｊ 、５１ 、ｉｌ 、ｒｌ
・・・８１基板、１１．２２，１４．３１．４２゜１２
、ｉｌ、６Ｊ、’１２・・・８１０□膜、１３１〜ＩＩ
ｓ ｅ２３＊ 〜２３１ １１５１ 〜２５Ｂ
。 ３３１〜Ｊ ３１ ｅ ４３１〜４３ｍ、５３１〜５
１６ ｅ ｇ ４麿〜６４ｍ ｍ１５１〜ｒｔｓｌ
・・・配線層、３４・・・プラズマＣＶＤ−８１０，膜
（ｉスフ材）出願人代理人 弁理士 鈴 江 武 彦
＄１１１ Ａ −Ｗ（＝Ｓ） Ｍ３図 第４図 ｊＩ５図 ４ 第５図 第６図 第７図 第８図 第９図 ｓ９図 第１０図 第１１図
２図はその配線幅と静電容量の関係を示す図、第３図は
本発明の一実施例の配線構造を示す図、第４図は同様の
配線層を２層に積ねた例を示す図、第５図（、）〜（・
）は本発明の方法の一実施例の製造工程を説明するため
の図、第６図（、）〜（、）は他の製造工程を説明する
ための図、１１７図は更に他の実施例の配線構造を示す
図、第８図（ａ）〜（、）は本発明の方法の改良された
実施発明の方法の実施例の製造工程を説明するための図
、第１０図社得られた配線ノ９ターンの平面図、第１１
図は第９図の工程を改良した実施例による配線／ｆター
ンの平面図である。 １１．２２ 、ｊＪ 、４Ｊ 、５１ 、ｉｌ 、ｒｌ
・・・８１基板、１１．２２，１４．３１．４２゜１２
、ｉｌ、６Ｊ、’１２・・・８１０□膜、１３１〜ＩＩ
ｓ ｅ２３＊ 〜２３１ １１５１ 〜２５Ｂ
。 ３３１〜Ｊ ３１ ｅ ４３１〜４３ｍ、５３１〜５
１６ ｅ ｇ ４麿〜６４ｍ ｍ１５１〜ｒｔｓｌ
・・・配線層、３４・・・プラズマＣＶＤ−８１０，膜
（ｉスフ材）出願人代理人 弁理士 鈴 江 武 彦
＄１１１ Ａ −Ｗ（＝Ｓ） Ｍ３図 第４図 ｊＩ５図 ４ 第５図 第６図 第７図 第８図 第９図 ｓ９図 第１０図 第１１図
Claims (5)
- （１）素子領域が形成された半導体基板上に絶縁膜を介
して同一導電膜形成工程で形成された互いに平行に隣接
する部分を有する配線層を設けてなる半導体装置におい
て、前記絶縁Ｍ＃ｉその表面に急峻迩段差をもつ所定・
９ターフの凹凸を有し、前記配線層は互いに平行に隣接
する部分が前記凹凸の段差部で分離されて水平方向の離
間距離がほぼ零となるように配−されていることを特徴
とする半導体装置。 - （２） 凹凸の段差を配線層の厚みより大とし、配線
層の互いに平行に隣接する部分を相対向させないようＫ
した特許請求の範囲第１項記載の半導体装置。 - （３）素子領域が形成された半導体基板上に絶縁膜を形
成しその表面に配曽ノ々ターンに対応した凹凸を形成す
る工程と、前記絶縁膜上全面に導体膜を被着する工程と
、前記導体膜上全面に段差部でエツチング速度の速いマ
スク材を堆積し全面エツチングを行って前記凹凸の段差
部で仁のマスク材を選択的に除去する工程と、残された
マスク材を用いて前記導体膜を選択エツチングして前記
凹凸の段差部で分離された互いに平行に隣接する配線層
を形成する工程とを備えたことを特徴とする半導体装置
の製造方法。 - （４） ｑスフ材はＣＶＤ法またはスノ臂ツタ法によ
るシリコン酸化膜でア）、これを全図工、チンダする方
法は■４Ｆを用いた湿式１．チングである特許請求の範
囲Ｍ３項記載の半導体装置の製造方法。 - （５）絶縁膜表面に凹凸／４ターンを形成する方法は、
反応性イオンエツチング法によシ選択エツチングを行う
ものである特許請求の範囲第３項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19224681A JPS5893351A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19224681A JPS5893351A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置及び製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893351A true JPS5893351A (ja) | 1983-06-03 |
Family
ID=16288090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19224681A Pending JPS5893351A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086531A (ja) * | 2001-09-07 | 2003-03-20 | Seiko Instruments Inc | パターン電極作製法およびその作製法で作製されたパターン電極 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134981A (en) * | 1979-04-09 | 1980-10-21 | Ibm | Method of manufacturing semiconductor device |
-
1981
- 1981-11-30 JP JP19224681A patent/JPS5893351A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134981A (en) * | 1979-04-09 | 1980-10-21 | Ibm | Method of manufacturing semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086531A (ja) * | 2001-09-07 | 2003-03-20 | Seiko Instruments Inc | パターン電極作製法およびその作製法で作製されたパターン電極 |
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