JPS5894190A - Ｍｏｓダイナミツクメモリ - Google Patents
ＭｏｓダイナミツクメモリInfo
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- JPS5894190A JPS5894190A JP56191131A JP19113181A JPS5894190A JP S5894190 A JPS5894190 A JP S5894190A JP 56191131 A JP56191131 A JP 56191131A JP 19113181 A JP19113181 A JP 19113181A JP S5894190 A JPS5894190 A JP S5894190A
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- voltage
- vcc
- memory
- change
- time
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ライトサイクμとリードサイクルの間に電
源電圧の変動が生じた場合にも安定に情報を読み出すこ
とが可能なｌ）フンジスタ形ＭＯＳダイナミックメモリ
に関するものである。
源電圧の変動が生じた場合にも安定に情報を読み出すこ
とが可能なｌ）フンジスタ形ＭＯＳダイナミックメモリ
に関するものである。
一般に、１）ランジスタ形ＭＯＳダイナミックメモリで
はＭＯＳキャパシタに蓄積され九電荷の有無を２ａ情報
の１１”、′０”に対応させている。そして、トランス
ブアゲートを１オン”してＭＯＳキャバＶりに蓄積され
た電荷をビット線に転送する。この時、電荷の有無によ
ってピッ）線に生じる微少な電圧変化をセンスアンプ回
路で検出するものである。
はＭＯＳキャパシタに蓄積され九電荷の有無を２ａ情報
の１１”、′０”に対応させている。そして、トランス
ブアゲートを１オン”してＭＯＳキャバＶりに蓄積され
た電荷をビット線に転送する。この時、電荷の有無によ
ってピッ）線に生じる微少な電圧変化をセンスアンプ回
路で検出するものである。
第α図は従来のＭＯＳダイナミックメモリのメモリアレ
イを示す構成図である。（１）は左側および右側にそれ
ぞれマトリックス状に配置したメモリセμ、（匂はメモ
リセルα）の各行ごとに設けたセンスアンプ回路、（３
）はこのメモリセμα）の各行ごとに設けると共にその
センスアンプ回路をはさんで左側および右側にそれぞれ
設はメ屹すセ〜の容量の約１７２の容量を持つダミーセ
Ａ／、＋４１はメモリセｒｖ （１）およびダミーセｒ
ｖ （Ｂ）の行ごとに設けられ、センスアンプ回路をは
さんで左側および右側にそれぞれ配置したビット線、（
ｂ）は左側および右側のメモリセｒｖ Ｑ）の列ごとに
配置したフード線、（８）は左側および右側のダミーセ
フＩ／（粉にそれぞれ配置したダミーフード線、（））
は左側および右側のダミーセ〜（６）にそれぞれ接続し
、１ｐ信号が送られるーｐ線、（８）は左側および右側
のメモリ七μα）およびダミーセ／Ｌ１０Ｉ）に接続す
る、電源電圧ＶｅｃあるいはＶｓｓを印加するセルプレ
ートである。
イを示す構成図である。（１）は左側および右側にそれ
ぞれマトリックス状に配置したメモリセμ、（匂はメモ
リセルα）の各行ごとに設けたセンスアンプ回路、（３
）はこのメモリセμα）の各行ごとに設けると共にその
センスアンプ回路をはさんで左側および右側にそれぞれ
設はメ屹すセ〜の容量の約１７２の容量を持つダミーセ
Ａ／、＋４１はメモリセｒｖ （１）およびダミーセｒ
ｖ （Ｂ）の行ごとに設けられ、センスアンプ回路をは
さんで左側および右側にそれぞれ配置したビット線、（
ｂ）は左側および右側のメモリセｒｖ Ｑ）の列ごとに
配置したフード線、（８）は左側および右側のダミーセ
フＩ／（粉にそれぞれ配置したダミーフード線、（））
は左側および右側のダミーセ〜（６）にそれぞれ接続し
、１ｐ信号が送られるーｐ線、（８）は左側および右側
のメモリ七μα）およびダミーセ／Ｌ１０Ｉ）に接続す
る、電源電圧ＶｅｃあるいはＶｓｓを印加するセルプレ
ートである。
、次に、上記第１図に示すＭＯＳダイナミックメモリの
動作について簡単に説明する。まず１例えば左側のワー
ド線（５）のうちの１本のワード線が選択されると、メ
モリ容量のほぼ１／２の容量をもつダミーセルに接続さ
れた右側のダミーフード線（６）が選択される。このた
め、対応する左側のビット線（４）と対応する右側のビ
ット線（４）に信号電荷を転送し、このときに生じる微
少な電位差をセンスアンプ回路（２）で検出・増幅する
ものであるｄ従来のメモリ構成では、第２図に示すライ
トサイクルのＶｃｃ電圧とリードサイクルのＶｃｃ電圧
に変動があった場合に、ビット線に生じる読み出し電圧
が変動し、はなはだしい場合は誤動作をするという欠点
があった。
動作について簡単に説明する。まず１例えば左側のワー
ド線（５）のうちの１本のワード線が選択されると、メ
モリ容量のほぼ１／２の容量をもつダミーセルに接続さ
れた右側のダミーフード線（６）が選択される。このた
め、対応する左側のビット線（４）と対応する右側のビ
ット線（４）に信号電荷を転送し、このときに生じる微
少な電位差をセンスアンプ回路（２）で検出・増幅する
ものであるｄ従来のメモリ構成では、第２図に示すライ
トサイクルのＶｃｃ電圧とリードサイクルのＶｃｃ電圧
に変動があった場合に、ビット線に生じる読み出し電圧
が変動し、はなはだしい場合は誤動作をするという欠点
があった。
セルプレート電圧にＶｃｃを印加した場合のこの読み出
し電圧の変動の様子を第３図に表面ボテンＶヤμ図を用
いてメモリセμ、ダミーセμの断面図と共に示す、（９
）はメモリ容量のセルプレート電極、１１αはトランス
ファゲート、（Ｕ＋はプリチャージゲート、（１２はゲ
ート酸化膜、 （１！Ｉはメモリセル相互を分離する厚
いフィールド酸化膜である。
し電圧の変動の様子を第３図に表面ボテンＶヤμ図を用
いてメモリセμ、ダミーセμの断面図と共に示す、（９
）はメモリ容量のセルプレート電極、１１αはトランス
ファゲート、（Ｕ＋はプリチャージゲート、（１２はゲ
ート酸化膜、 （１！Ｉはメモリセル相互を分離する厚
いフィールド酸化膜である。
説明の簡単化のためにライトサイクルのＶｃｃを４Ｖ、
リードサイクμのＶｃｃ ｆ ６ Ｖ 、メモリセル
容量をＣｓ＝α０４ｐＦ％ダミーセル容量をＣＤにｓ／
２＝α０２ｐＦ、ヒツト線容量をＣＢ＝α５ｐＦ、）’
ランスファゲートのしきい値電圧をＶＴ＝ＩＶとする。
リードサイクμのＶｃｃ ｆ ６ Ｖ 、メモリセル
容量をＣｓ＝α０４ｐＦ％ダミーセル容量をＣＤにｓ／
２＝α０２ｐＦ、ヒツト線容量をＣＢ＝α５ｐＦ、）’
ランスファゲートのしきい値電圧をＶＴ＝ＩＶとする。
第３図において１時刻Ｔ１ではライト動作が行なわれ、
データの＠０”、＠１”に応じてビット線がＯｖ。
データの＠０”、＠１”に応じてビット線がＯｖ。
４ｖに設定されている１時刻Ｔ、ではライト動作が完了
しフード線電圧は低Ｖべμになシメモリセルにデータが
書き込まれる。この時メモ゛す電圧はＩＬ＠Ｏ時ＶＬ＝
ＯＶ、 ＠Ｈ” （Ｄ ＲＶａ＝３Ｖ（Ｖｃｃ−Ｖｔ＝
４ｖ−１ｖ）となっている６時刻Ｔ、ではＶＣｃ；、電
圧が６ｖに変化しておシ、セルプレート電圧も４ｖから
６ｖに変化するため、メモリ電圧が＠Ｌ”の時のＯＶが
２ｖに、３Ｖがｓｖになる１時刻Ｔ４でフード線電圧が
高しベ〃になりメモリ情報を読み出す時ワード線電圧も
６ｖになるため、メモリ七〜からビット線に伝達される
電荷量ｉｔ ＠Ｌ’ Ｏ時Ｑ８Ｌ−Ｃ８Ｘ（ＶＣＣ−Ｖ
Ｔ−ＶＬ ）２５ｈらＱｓｔｚ＋α０４ｐＦＸ（＠ｖ−
１ｖ−２ｖ）＝α１２ｐｃ％＠Ｈ’の時ＱｓＦｃｓ×（
Ｖｃｃ−Ｖｉ−Ｖａ）＝α０４ｐＦＸ（６Ｖ−ＩＶ−Ｂ
Ｙ ）＝ＯｐＣとなる・一方ダミーセルからビット線に
伝達される電荷量はＱｐ＝ＣｎＸ（Ｖｃｃ−Ｖｔ−Ｏｖ
）＝αＱ２ｐｐＸ（６ｖ−１ｖ−ＧＶ）＝０１ｐＣと
なる。したがってビット線に生じる電圧変化は″”Ｌ”
の時ＡｖＬ−ＱＳＬ／Ｃ！Ｉ＝Ｑ１２ｐＣ／（Ｌ！Ｉｐ
Ｆ＝（Ｌ２４Ｖ 、 ”Ｈ’〕時ＡＶＨ＝Ｏｖで、一方
ビット線に生じる電圧変化はΔＶＤ−ＱＤ／Ｃ５＝（１
１ｐＣ／ａ５ｐＦ＝％Ｌ２Ｖトなルタメ、”Ｈ” １７
）読み出し電圧がΔＶＤ−ΔＶＨ＝２００ｍＶであるの
に対して、＠Ｌ”の読み出し電圧がΔＶＬ−ΔＶｐ＝＝
４０ｍＶと激減し、センスアンプ回路の感度よシ小さく
なった場合には＠Ｌ”を′Ｈ”と読みまちがう誤動作を
生じる。
しフード線電圧は低Ｖべμになシメモリセルにデータが
書き込まれる。この時メモ゛す電圧はＩＬ＠Ｏ時ＶＬ＝
ＯＶ、 ＠Ｈ” （Ｄ ＲＶａ＝３Ｖ（Ｖｃｃ−Ｖｔ＝
４ｖ−１ｖ）となっている６時刻Ｔ、ではＶＣｃ；、電
圧が６ｖに変化しておシ、セルプレート電圧も４ｖから
６ｖに変化するため、メモリ電圧が＠Ｌ”の時のＯＶが
２ｖに、３Ｖがｓｖになる１時刻Ｔ４でフード線電圧が
高しベ〃になりメモリ情報を読み出す時ワード線電圧も
６ｖになるため、メモリ七〜からビット線に伝達される
電荷量ｉｔ ＠Ｌ’ Ｏ時Ｑ８Ｌ−Ｃ８Ｘ（ＶＣＣ−Ｖ
Ｔ−ＶＬ ）２５ｈらＱｓｔｚ＋α０４ｐＦＸ（＠ｖ−
１ｖ−２ｖ）＝α１２ｐｃ％＠Ｈ’の時ＱｓＦｃｓ×（
Ｖｃｃ−Ｖｉ−Ｖａ）＝α０４ｐＦＸ（６Ｖ−ＩＶ−Ｂ
Ｙ ）＝ＯｐＣとなる・一方ダミーセルからビット線に
伝達される電荷量はＱｐ＝ＣｎＸ（Ｖｃｃ−Ｖｔ−Ｏｖ
）＝αＱ２ｐｐＸ（６ｖ−１ｖ−ＧＶ）＝０１ｐＣと
なる。したがってビット線に生じる電圧変化は″”Ｌ”
の時ＡｖＬ−ＱＳＬ／Ｃ！Ｉ＝Ｑ１２ｐＣ／（Ｌ！Ｉｐ
Ｆ＝（Ｌ２４Ｖ 、 ”Ｈ’〕時ＡＶＨ＝Ｏｖで、一方
ビット線に生じる電圧変化はΔＶＤ−ＱＤ／Ｃ５＝（１
１ｐＣ／ａ５ｐＦ＝％Ｌ２Ｖトなルタメ、”Ｈ” １７
）読み出し電圧がΔＶＤ−ΔＶＨ＝２００ｍＶであるの
に対して、＠Ｌ”の読み出し電圧がΔＶＬ−ΔＶｐ＝＝
４０ｍＶと激減し、センスアンプ回路の感度よシ小さく
なった場合には＠Ｌ”を′Ｈ”と読みまちがう誤動作を
生じる。
次に、セルプレート電圧ｔＶｓｓにした場合の読み出し
電圧の変動の様子を第４図に表面ボテ・ンＶヤル図を用
いて示す、α４はセルプレートがＶｓｓでも容量を形成
するように設けたＮ影領域である。
電圧の変動の様子を第４図に表面ボテ・ンＶヤル図を用
いて示す、α４はセルプレートがＶｓｓでも容量を形成
するように設けたＮ影領域である。
時刻Ｔ１ではライト動作が行なわれデータの＠ＯＩ′。
＠１′に応じてビット線がｅＶ、４Ｖに設定されている
０時刻Ｔ、ではライト動作が完了し、ワード線電圧は低
しベ〃にな少メ叱すセμにデータが書き込まれる。この
時、メモリ電圧は＠Ｌ”の時ＶＬ＝ＯＶ。
０時刻Ｔ、ではライト動作が完了し、ワード線電圧は低
しベ〃にな少メ叱すセμにデータが書き込まれる。この
時、メモリ電圧は＠Ｌ”の時ＶＬ＝ＯＶ。
＠Ｈ”の時ＶＨ＝ｌＶ（Ｖｃｃ−Ｖｔ−４ｖ−１ｖ ）
トナッティルｅ時刻Ｔ、ではＶｃｃ電圧が６ｖに変化
しているが、セルプレート電圧はＯｖで不変のため、メ
モリ電圧線＠Ｌ”、＠Ｈ″共に不変テソれぞれＶｔ＝Ｏ
Ｖ 、 ＶＨ＝３Ｖ Ｏｌまである１時刻Ｔ４でワード
線電圧が高レベルになりメモリ情報を読み出す時ワード
線電圧もＶｃｃと同じ変化をし、６ｖであるためメ屹リ
セルがらビット線に伝達される電荷量は＠Ｌ”の時ＱＩ
ＩＬ（：ＩＸ（Ｖｃｃ−Ｖｔ−ＶＬ３＝α０４ｐＦＸ（
６Ｖ−ＩＶ−ＧＶ）＝α２ｐＱ ＠Ｈ”の時ＱＩＭ ＝
ＣＩＸ（ＶＣＣ−ＶＴ−ＶＨ）＝α０４ｐＦ刈６ｖ−１
ｖ−３ｖ）＝００８ｐＣとなる。
トナッティルｅ時刻Ｔ、ではＶｃｃ電圧が６ｖに変化
しているが、セルプレート電圧はＯｖで不変のため、メ
モリ電圧線＠Ｌ”、＠Ｈ″共に不変テソれぞれＶｔ＝Ｏ
Ｖ 、 ＶＨ＝３Ｖ Ｏｌまである１時刻Ｔ４でワード
線電圧が高レベルになりメモリ情報を読み出す時ワード
線電圧もＶｃｃと同じ変化をし、６ｖであるためメ屹リ
セルがらビット線に伝達される電荷量は＠Ｌ”の時ＱＩ
ＩＬ（：ＩＸ（Ｖｃｃ−Ｖｔ−ＶＬ３＝α０４ｐＦＸ（
６Ｖ−ＩＶ−ＧＶ）＝α２ｐＱ ＠Ｈ”の時ＱＩＭ ＝
ＣＩＸ（ＶＣＣ−ＶＴ−ＶＨ）＝α０４ｐＦ刈６ｖ−１
ｖ−３ｖ）＝００８ｐＣとなる。
一方ダミーセルからビット線に電達される電荷量はＱＤ
−ｃＤＸ（ＶＣＣ−ＶＴ−ＯＶ ）＝αｏ２ｐＦｘ（６
ｖ−ｘｖ−Ｇｙ）＝α１ｐＣとなる。したがってピッ）
線に生じる電圧変化は＠Ｌ”の時ａＶｔ−Ｑｓｔ／Ｃｎ
＝（Ｌ２ｐＣ／（Ｌ！１ｐＦ＝（１４′ｖ％＠ａ″の時
ΔＶａ＝Ｑｓ＊／Ｃ＋ａ＝ＱＯ８ｐＣ／ｕ５ｐＦ＝（Ｌ
１６Ｖ テ、一方ビット線に生じる電圧変化はΔＶＤ鴨
りん１＝α１ｐＣ／αＢ ｐＦ＝α２ｖとなるため、１
Ｌ＠の読み出し電圧がΔＶＬ−ΔＶＤ＝２００ｍＶであ
るのに対して、＠Ｈ″の読み出し電圧がΔＶＤ−ΔＶｎ
＝４０ｍＶと激減シ、センスアンプ回路の感度より小さ
くなった場合には、＠Ｈ”を＠Ｌ”と読みまちがう誤動
作を生じる。
−ｃＤＸ（ＶＣＣ−ＶＴ−ＯＶ ）＝αｏ２ｐＦｘ（６
ｖ−ｘｖ−Ｇｙ）＝α１ｐＣとなる。したがってピッ）
線に生じる電圧変化は＠Ｌ”の時ａＶｔ−Ｑｓｔ／Ｃｎ
＝（Ｌ２ｐＣ／（Ｌ！１ｐＦ＝（１４′ｖ％＠ａ″の時
ΔＶａ＝Ｑｓ＊／Ｃ＋ａ＝ＱＯ８ｐＣ／ｕ５ｐＦ＝（Ｌ
１６Ｖ テ、一方ビット線に生じる電圧変化はΔＶＤ鴨
りん１＝α１ｐＣ／αＢ ｐＦ＝α２ｖとなるため、１
Ｌ＠の読み出し電圧がΔＶＬ−ΔＶＤ＝２００ｍＶであ
るのに対して、＠Ｈ″の読み出し電圧がΔＶＤ−ΔＶｎ
＝４０ｍＶと激減シ、センスアンプ回路の感度より小さ
くなった場合には、＠Ｈ”を＠Ｌ”と読みまちがう誤動
作を生じる。
このように、従来のメモリ構成法では、ライトサイクル
とリードサイクμでＶｃｃ電圧が変動した場合に七Ｖプ
レートにＶｃｃを印加し九個では′Ｌ″の読み出し電圧
が減少することにより、一方セルプレートにＶｓｓを印
加した例では′Ｈ“の読み出し電圧が減少することによ
りメモリが誤動作を生じるという欠点があった。
とリードサイクμでＶｃｃ電圧が変動した場合に七Ｖプ
レートにＶｃｃを印加し九個では′Ｌ″の読み出し電圧
が減少することにより、一方セルプレートにＶｓｓを印
加した例では′Ｈ“の読み出し電圧が減少することによ
りメモリが誤動作を生じるという欠点があった。
一般的には、メモリセル容量をＣｓダミーセ〜容量をＣ
Ｄ電源電圧がリードサイク〃とフイトサイクμでＶｃｃ
からＡＶだけ１昇したとし、この時七μプレート電圧ｖ
ｃｐからａＡＶだけ変化したとする。
Ｄ電源電圧がリードサイク〃とフイトサイクμでＶｃｃ
からＡＶだけ１昇したとし、この時七μプレート電圧ｖ
ｃｐからａＡＶだけ変化したとする。
（ａはＶｃｃの変化に対するセルデＶ−）電圧の変化率
でたとえば七μプレートにＶｃｃを印加した時ハ１ 、
Ｖｓｓを印加した時は０である。）メモリセルに書き
込まれる電圧は＠Ｌ″ＩがＯＶ、＠Ｈ’がＶｃｃ−ＶＴ
であり、電源電圧の変動後はそれぞれａＡＶ。
でたとえば七μプレートにＶｃｃを印加した時ハ１ 、
Ｖｓｓを印加した時は０である。）メモリセルに書き
込まれる電圧は＠Ｌ″ＩがＯＶ、＠Ｈ’がＶｃｃ−ＶＴ
であり、電源電圧の変動後はそれぞれａＡＶ。
Ｖｃ ｃ −Ｖ丁子ａΔＶ となる、従って電源電圧が
Ｖｃｃ＋ΔＶに達し九後に読み出される電荷量はトラン
スフアゲ−艷に印加されるワード線信号の高しベμもｙ
ｃｃ＋ΔＶになるため、 ＠Ｌ”の時Ｑｓ Ｌ”ＣＳＸ
（Ｖｃ ｃ＋ＡＶ−ＶＴ−ＩＡＶ ）＝Ｃｓ （ＶＣ
Ｃ−ＶＴ＋（１−ａ ）ＡＭ） ”Ｈ”の時Ｑｓ１７ｃ
ｍ（Ｖｃｃ＋ａＶ−Ｖｔ−（Ｖｃｃ−ＶＴ＋ａＡＶ））
＝Ｃｓ（１−ａ ）ＡＭトなる。一方、ダミーセμから
の出力信号ハＱｎ＝Ｃｎ（Ｖｃｃ＋ａＶ−Ｖｔ−Ｏｖ）
＜ＤＣＶｃｃ＋Δｖ−Ｖｒ ｙ″ｃあル、 ”Ｌ”と１
Ｈ”の中間の信号＠Ｌ”レベμに近づくために＠Ｌ”を
＠Ｈ”と読み誤まる場合が生じ、一方ａ＝ＯたとえばＶ
ｓｓセルプＶ（Ｖｃｃ−Ｖｔ＋ΔＶ）＝ＱＤとなシ逆に
ダミーレベμが＠Ｈ”レベμに近づく丸めに＠Ｈ”を＠
Ｌ”と読み誤まる場合が生じるのである。
Ｖｃｃ＋ΔＶに達し九後に読み出される電荷量はトラン
スフアゲ−艷に印加されるワード線信号の高しベμもｙ
ｃｃ＋ΔＶになるため、 ＠Ｌ”の時Ｑｓ Ｌ”ＣＳＸ
（Ｖｃ ｃ＋ＡＶ−ＶＴ−ＩＡＶ ）＝Ｃｓ （ＶＣ
Ｃ−ＶＴ＋（１−ａ ）ＡＭ） ”Ｈ”の時Ｑｓ１７ｃ
ｍ（Ｖｃｃ＋ａＶ−Ｖｔ−（Ｖｃｃ−ＶＴ＋ａＡＶ））
＝Ｃｓ（１−ａ ）ＡＭトなる。一方、ダミーセμから
の出力信号ハＱｎ＝Ｃｎ（Ｖｃｃ＋ａＶ−Ｖｔ−Ｏｖ）
＜ＤＣＶｃｃ＋Δｖ−Ｖｒ ｙ″ｃあル、 ”Ｌ”と１
Ｈ”の中間の信号＠Ｌ”レベμに近づくために＠Ｌ”を
＠Ｈ”と読み誤まる場合が生じ、一方ａ＝ＯたとえばＶ
ｓｓセルプＶ（Ｖｃｃ−Ｖｔ＋ΔＶ）＝ＱＤとなシ逆に
ダミーレベμが＠Ｈ”レベμに近づく丸めに＠Ｈ”を＠
Ｌ”と読み誤まる場合が生じるのである。
この発明の目的はと記の様な従来のものの欠点を除去す
るためになされたもので、メモリセμの七ｙプレートに
電源電圧の変化のほぼｌ／２！の変化をする電圧を印加
することによシフィトサイクμとリードサイクμでＶｃ
ｃ電圧に変化がちってもＬ”。
るためになされたもので、メモリセμの七ｙプレートに
電源電圧の変化のほぼｌ／２！の変化をする電圧を印加
することによシフィトサイクμとリードサイクμでＶｃ
ｃ電圧に変化がちってもＬ”。
＠Ｈ＠共に読み出し電圧が変化しない様なＭＯＳダイナ
ミックメモリを提供するものである。
ミックメモリを提供するものである。
この場合はと述のａ＝１７２に相当し、 （Ｑ８Ｌ＋
Ｑ８Ｈ）りｙとフィトサイクルでＶｃｃ電圧に変化があ
っても変化がない場合と同様の読み出し電圧を１Ｌ″。
Ｑ８Ｈ）りｙとフィトサイクルでＶｃｃ電圧に変化があ
っても変化がない場合と同様の読み出し電圧を１Ｌ″。
＠Ｈ″ｍ共に有していることがわかる。
この発明の一実施例を第５図に示す、セルプレー ）
＋１１１には、 Ｖｃｃの変化の１／２の変化をする電
圧としてメモリチップ上に集積化した定電圧源で発生し
たＶｃｃ／２が印加されている。
＋１１１には、 Ｖｃｃの変化の１／２の変化をする電
圧としてメモリチップ上に集積化した定電圧源で発生し
たＶｃｃ／２が印加されている。
セルプレート電圧にＶｃｃ／２を印加した場合について
、第６図に表面ボテンＶヤμ図を用いて説明している。
、第６図に表面ボテンＶヤμ図を用いて説明している。
時刻Ｔ１ではライト動作が行なわれデータの０”。
＠ｌ＠に応じてビット線がＧＶ、４Ｖに設定されている
１時刻Ｔ、ではライト動作が完了し、ワード線電圧は低
レベルになシメモリセ〜にデータが書き込まれる。この
時、メモリ電圧は＠Ｌ”の時Ｖｔ、＝ＯＶ。
１時刻Ｔ、ではライト動作が完了し、ワード線電圧は低
レベルになシメモリセ〜にデータが書き込まれる。この
時、メモリ電圧は＠Ｌ”の時Ｖｔ、＝ＯＶ。
”Ｈ’＋２）時Ｖｍ＝３Ｖ（Ｖｃｃ−Ｖｔ＝４Ｖ−ＩＶ
） トナッティルｍ時刻Ｔ３ではＶｃｃ電圧が４ｖか
ら６ｖに変化するのに伴いセルプレート電圧は２ｖから
３ｖに変化しているので、メモリ電圧は１Ｌ″、＠Ｈ１
共にＩＶだけ高くなりＶｔ＝ＩＶ、Ｖｕ＝４Ｖとなる１
時刻Ｔ４でワード線電圧が高レベルになりメモリ情報を
読み出す時ワード線電圧もＶｃｃと同じ変化をし、高し
ペ〃が６ｖになるためメモリセμからビット線。に伝達
される電荷量は１Ｌ”の時Ｑｓ Ｌ（： ！Ｉ刈Ｖｃｃ
−Ｖｔ−Ｖｊ ）＝α０４ｐＦＸ（６Ｖ−１ｖ−１ｖ）
＝０１６ｐＣ”Ｈ”の時Ｑｓａ＝Ｃｓ刈ＶＣＣ−ＶＴ−
ＶＨ）＝００４ｐＦＸ（６Ｖ−ＩＶ−４Ｖ）＝α０４ｐ
Ｃとなる。一方ダミー七μからビット線に伝達される電
荷量はＱＤ−ＣＤＸ （ＶＣＣ−ＶＴ−Ｏｖ）＝α０２
ｐＦＸ（６ｖ−１ｖ−ＯＹ）＝α１ｐＣとなる。したが
ってビット線に生じる電圧変化は１Ｌ”の時ΔＶＬ＝Ｑ
ｓＬ／′Ｃ５＝（Ｌ１６ｐＣ／α５ｐＦ＝（Ｌ３２Ｖ、
”Ｈ″の時ΔＶｓｒＱｓｓｒ／Ｃ１ｔ＝（ＬＯ４ｐ
Ｃ／ＱｆｌｐＦ＝α０８ｖで、一方ビット線に生じる電
圧変化はａＶＤＱｐ／Ｃｍ＝（Ｌ１ｐＣ／（Ｌ５ｐＦ＝
（１２Ｖとなるため、コノ場合は＠Ｌ”、″Ｈ”の読み
出し電圧が共に１２０ｍＶと、Ｖｃｃ電圧が変化する前
と等しい値が確保されている。
） トナッティルｍ時刻Ｔ３ではＶｃｃ電圧が４ｖか
ら６ｖに変化するのに伴いセルプレート電圧は２ｖから
３ｖに変化しているので、メモリ電圧は１Ｌ″、＠Ｈ１
共にＩＶだけ高くなりＶｔ＝ＩＶ、Ｖｕ＝４Ｖとなる１
時刻Ｔ４でワード線電圧が高レベルになりメモリ情報を
読み出す時ワード線電圧もＶｃｃと同じ変化をし、高し
ペ〃が６ｖになるためメモリセμからビット線。に伝達
される電荷量は１Ｌ”の時Ｑｓ Ｌ（： ！Ｉ刈Ｖｃｃ
−Ｖｔ−Ｖｊ ）＝α０４ｐＦＸ（６Ｖ−１ｖ−１ｖ）
＝０１６ｐＣ”Ｈ”の時Ｑｓａ＝Ｃｓ刈ＶＣＣ−ＶＴ−
ＶＨ）＝００４ｐＦＸ（６Ｖ−ＩＶ−４Ｖ）＝α０４ｐ
Ｃとなる。一方ダミー七μからビット線に伝達される電
荷量はＱＤ−ＣＤＸ （ＶＣＣ−ＶＴ−Ｏｖ）＝α０２
ｐＦＸ（６ｖ−１ｖ−ＯＹ）＝α１ｐＣとなる。したが
ってビット線に生じる電圧変化は１Ｌ”の時ΔＶＬ＝Ｑ
ｓＬ／′Ｃ５＝（Ｌ１６ｐＣ／α５ｐＦ＝（Ｌ３２Ｖ、
”Ｈ″の時ΔＶｓｒＱｓｓｒ／Ｃ１ｔ＝（ＬＯ４ｐ
Ｃ／ＱｆｌｐＦ＝α０８ｖで、一方ビット線に生じる電
圧変化はａＶＤＱｐ／Ｃｍ＝（Ｌ１ｐＣ／（Ｌ５ｐＦ＝
（１２Ｖとなるため、コノ場合は＠Ｌ”、″Ｈ”の読み
出し電圧が共に１２０ｍＶと、Ｖｃｃ電圧が変化する前
と等しい値が確保されている。
以上のように、この発明によればメモリ七μの七ｙプレ
ート電圧にＶｃｃ／２を印加するようにしたのでライト
サイクルとリードサイクルのＶｃｃ電圧の変化による読
み出し電圧の変化を除去することが可能にな９動作マー
ジンの大きいＭＯＳダイナミックｇＡＭを得ることがで
きる。
ート電圧にＶｃｃ／２を印加するようにしたのでライト
サイクルとリードサイクルのＶｃｃ電圧の変化による読
み出し電圧の変化を除去することが可能にな９動作マー
ジンの大きいＭＯＳダイナミックｇＡＭを得ることがで
きる。
第１図は従来のＭＯＳダイナミックメモリのメモリアレ
イを示す構成図、第２図はメモリのライトサイクルとリ
ードサイクμでのＶｃｃ電圧変化の様子を示す波形図、
第３図は従来の構成である七μプレートにＶｃｃを印加
した場合のＶｃｃ電圧の変化が読み出し電圧に与える影
響を説明するための図、第４図は今一つの従来の構成で
ある七μプレートにＶｓｓを印加した場合のＶｃｃ電圧
の変化が読み出し電圧に与える影響を説明するための図
、第６図は本発明によるメモリ七μのセルプレーＦにＶ
ｃｃ／２を印加したＭＯＳダイナミックメモリのメモリ
アレイを示す構成図、第６図は本発明の七μプレートに
Ｖｃ Ｃ／２を印加した場合のＶｃｃの変化が読み出し
電圧に与える影響を説明するための図である。 α）はメモリ七μ、（匂はセンスアンプ回路％（３）は
ダミーセμ、（４）はビット線、（６）はフード線、（
６）はダミーワード線、（７）は−ｐ線、（８１は七μ
プレート。 （９）は七μプレート、１１ｏｌはトランスフアゲ−）
１川はプリチャージグー）、ＨｌはグーＦ酸化膜、＋１
１はブイーμド酸化膜、８４１はＮ領域 なお、図中同一符号は同一１＋は相当部分を示す。 代理人 葛野信− 第２図 Ｔｒｏｔ 刀 肴 第６図 手続補正書（自発］ 昭和 ５１Ｖ２月 ４日 Ａ龜 特許庁長官殿 １、事件ノ表示 特願昭５６−１９１１８１号
２、発明の名称 ＭＯ８ダイナミックメモリ ３、補正をする者 ６、補正の対象 図面 ６、補正の内容 図面中、第１図および第６図を別紙のとおり訂正する。 以上 刊
イを示す構成図、第２図はメモリのライトサイクルとリ
ードサイクμでのＶｃｃ電圧変化の様子を示す波形図、
第３図は従来の構成である七μプレートにＶｃｃを印加
した場合のＶｃｃ電圧の変化が読み出し電圧に与える影
響を説明するための図、第４図は今一つの従来の構成で
ある七μプレートにＶｓｓを印加した場合のＶｃｃ電圧
の変化が読み出し電圧に与える影響を説明するための図
、第６図は本発明によるメモリ七μのセルプレーＦにＶ
ｃｃ／２を印加したＭＯＳダイナミックメモリのメモリ
アレイを示す構成図、第６図は本発明の七μプレートに
Ｖｃ Ｃ／２を印加した場合のＶｃｃの変化が読み出し
電圧に与える影響を説明するための図である。 α）はメモリ七μ、（匂はセンスアンプ回路％（３）は
ダミーセμ、（４）はビット線、（６）はフード線、（
６）はダミーワード線、（７）は−ｐ線、（８１は七μ
プレート。 （９）は七μプレート、１１ｏｌはトランスフアゲ−）
１川はプリチャージグー）、ＨｌはグーＦ酸化膜、＋１
１はブイーμド酸化膜、８４１はＮ領域 なお、図中同一符号は同一１＋は相当部分を示す。 代理人 葛野信− 第２図 Ｔｒｏｔ 刀 肴 第６図 手続補正書（自発］ 昭和 ５１Ｖ２月 ４日 Ａ龜 特許庁長官殿 １、事件ノ表示 特願昭５６−１９１１８１号
２、発明の名称 ＭＯ８ダイナミックメモリ ３、補正をする者 ６、補正の対象 図面 ６、補正の内容 図面中、第１図および第６図を別紙のとおり訂正する。 以上 刊
Claims (1)
- 【特許請求の範囲】 α）１トランジスタ形ダイナミツクメモリにおいて、七
μデｖ−）に電源電圧の変化の１７２程度の変化をする
電圧を印加することを特徴とするＭＯＳダイナミックメ
モリ。 ■電源電圧をＶｃｃとしたとき、七μプレートに印加す
る電圧をＶ（（／２とした特許請求の範囲第１項記載の
ＭＯＳダイナミックメモリ。 （３）セルプレート電圧発生回路をメモリチップ玉に集
積化することを特徴とする特許請求の範囲第１項記載の
ＭＯＳダイナミックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191131A JPS5894190A (ja) | 1981-11-27 | 1981-11-27 | Ｍｏｓダイナミツクメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191131A JPS5894190A (ja) | 1981-11-27 | 1981-11-27 | Ｍｏｓダイナミツクメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5894190A true JPS5894190A (ja) | 1983-06-04 |
Family
ID=16269387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191131A Pending JPS5894190A (ja) | 1981-11-27 | 1981-11-27 | Ｍｏｓダイナミツクメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5894190A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010494A (ja) * | 1983-06-29 | 1985-01-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6161293A (ja) * | 1984-08-31 | 1986-03-29 | Mitsubishi Electric Corp | ダイナミツクメモリ装置 |
| JPS61177699A (ja) * | 1985-01-31 | 1986-08-09 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376687A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor memory device |
| JPS57111879A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Semiconductor storage device |
-
1981
- 1981-11-27 JP JP56191131A patent/JPS5894190A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376687A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor memory device |
| JPS57111879A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Semiconductor storage device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010494A (ja) * | 1983-06-29 | 1985-01-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6161293A (ja) * | 1984-08-31 | 1986-03-29 | Mitsubishi Electric Corp | ダイナミツクメモリ装置 |
| JPS61177699A (ja) * | 1985-01-31 | 1986-08-09 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
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