JPS61217986A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
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- JPS61217986A JPS61217986A JP60058348A JP5834885A JPS61217986A JP S61217986 A JPS61217986 A JP S61217986A JP 60058348 A JP60058348 A JP 60058348A JP 5834885 A JP5834885 A JP 5834885A JP S61217986 A JPS61217986 A JP S61217986A
- Authority
- JP
- Japan
- Prior art keywords
- level
- memory cell
- data line
- reference voltage
- refresh
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ダイナミック型ＲＡＭ （ランダム・アク
セス・メモリ）に関するもので、例えば、情報記憶用の
キャパシタとアドレス選択用のＭＯＳＦＥＴとからなる
メモリセルがマトリックス配置されてなるダイナミック
型ＲＡＭに利用して有効な技術に関するものである。
セス・メモリ）に関するもので、例えば、情報記憶用の
キャパシタとアドレス選択用のＭＯＳＦＥＴとからなる
メモリセルがマトリックス配置されてなるダイナミック
型ＲＡＭに利用して有効な技術に関するものである。
ダイナミック型ＲＡＭにおけるメモリセルＭＣは、情報
を電荷の形態で記憶する情報記憶用キャパシタＣｓとア
ドレス選択用のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｍからなり
、論理“ｌ”、′Ｏ′の情報は上記キャパシタＣｓに電
荷があるか無いかの形で記憶される。この情報の読み出
しは、アドレス選択用のＭＯ５ＦＥＴＱｍをオン状態に
してキャパシタＣｓをデータ線ＤＬにつなぎ、データ線
ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応じ
てどのような変化が起きるかセンスすることによって行
われる。メモリセルＭＣを小さく形成し、かつ共通のデ
ータ線ＤＬに多くのメモリセルＭＣをつないで高集積大
記憶容量のメモリアレイ （メモリマトリックス）にし
ているため、メモリセルのキャパシタＣｓと、データ線
ＤＬの浮遊容量Ｃｏとの関係は、Ｃｓ ／ Ｑ ６の比
が非常に小さな値になる。
を電荷の形態で記憶する情報記憶用キャパシタＣｓとア
ドレス選択用のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｍからなり
、論理“ｌ”、′Ｏ′の情報は上記キャパシタＣｓに電
荷があるか無いかの形で記憶される。この情報の読み出
しは、アドレス選択用のＭＯ５ＦＥＴＱｍをオン状態に
してキャパシタＣｓをデータ線ＤＬにつなぎ、データ線
ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応じ
てどのような変化が起きるかセンスすることによって行
われる。メモリセルＭＣを小さく形成し、かつ共通のデ
ータ線ＤＬに多くのメモリセルＭＣをつないで高集積大
記憶容量のメモリアレイ （メモリマトリックス）にし
ているため、メモリセルのキャパシタＣｓと、データ線
ＤＬの浮遊容量Ｃｏとの関係は、Ｃｓ ／ Ｑ ６の比
が非常に小さな値になる。
したがって、上記キャパシタＣｓに蓄積された電荷量に
よるデータ線ＤＬの電位変化は非常に微少な信号となる
ものである。
よるデータ線ＤＬの電位変化は非常に微少な信号となる
ものである。
このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられる。このダミーセルＤＣは、その
キャパシタＣｄの容量値がメモリセルＭＣのキャパシタ
Ｃ３のほゞ半分であることを除き、メモリセルＭＣと同
じ製造条件、同じ設計定数で作られるものである（ダミ
ーセル使用技術については、例えば特願昭５６−２０９
３９７号参照）。
ーセルＤＣが設けられる。このダミーセルＤＣは、その
キャパシタＣｄの容量値がメモリセルＭＣのキャパシタ
Ｃ３のほゞ半分であることを除き、メモリセルＭＣと同
じ製造条件、同じ設計定数で作られるものである（ダミ
ーセル使用技術については、例えば特願昭５６−２０９
３９７号参照）。
半導体基板上において形成されたメモリセルにおいては
、上記キャパシタに蓄積された電荷が、リーク電流等に
よって時間とともに減少してしまう、このため、常にメ
モリセルに正確な情報を記憶させておくためには、メモ
リセルに記憶されている情報を、その情報が失われる前
に読み出して、これを増幅して再び同じメモリセルに書
込む動作、いわゆるリフレッシュ動作を行う必要がある
。ところが、上記メモリセルの読み出し動作においても
上記の基準電圧をそのまま利用するものであるため、上
記リーク電流によって失われた分だけ一方のレベル（例
えばハイレベル）側のレベルマージンが悪化してしまう
という問題の生じることが本願発明者によって見い出さ
れた。
、上記キャパシタに蓄積された電荷が、リーク電流等に
よって時間とともに減少してしまう、このため、常にメ
モリセルに正確な情報を記憶させておくためには、メモ
リセルに記憶されている情報を、その情報が失われる前
に読み出して、これを増幅して再び同じメモリセルに書
込む動作、いわゆるリフレッシュ動作を行う必要がある
。ところが、上記メモリセルの読み出し動作においても
上記の基準電圧をそのまま利用するものであるため、上
記リーク電流によって失われた分だけ一方のレベル（例
えばハイレベル）側のレベルマージンが悪化してしまう
という問題の生じることが本願発明者によって見い出さ
れた。
この発明の目的は、動作マージンを大きくしたダイナミ
ック型ＲＡＭを提供することにある。
ック型ＲＡＭを提供することにある。
この発明の他の目的は、低消費電力化を図ったダイナミ
ック型ＲＡＭを提供することにある。
ック型ＲＡＭを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、メモリセルにおける読み出し基準電圧をリフ
レッシュサイクルの時に、メモリセルにおける記憶情報
電荷量の減少分に対応してレベル調整するようにするも
のである。
レッシュサイクルの時に、メモリセルにおける記憶情報
電荷量の減少分に対応してレベル調整するようにするも
のである。
第１図には、この発明の一実施例の要部回路図が示され
ている。同図の各回路素子は、公知の半導体集積回路の
製造技術によって、特に制限されないが、単結晶シリコ
ンのような半導体基板上において形成される。
ている。同図の各回路素子は、公知の半導体集積回路の
製造技術によって、特に制限されないが、単結晶シリコ
ンのような半導体基板上において形成される。
同図に示した実施例回路では、ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするＩ ＣＦ Ｅ Ｔ （Ｉ ｎ５ｕｌａｔ
ｅｄＧａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ ）を例にして説明する。
Ｔを代表とするＩ ＣＦ Ｅ Ｔ （Ｉ ｎ５ｕｌａｔ
ｅｄＧａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ ）を例にして説明する。
１ピントのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理″１″、″０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理″１″、″０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。
情報の読み出しは、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｍをオ
ン状態にしてキャパシタＣｓを共通のデータ線ＤＬにつ
なぎ、データ線ＤＬの電位がキャパシタＣ３に蓄積され
た電荷量に応じてどのような変化が起きるかをセンスす
ることによって行われる。
ン状態にしてキャパシタＣｓを共通のデータ線ＤＬにつ
なぎ、データ線ＤＬの電位がキャパシタＣ３に蓄積され
た電荷量に応じてどのような変化が起きるかをセンスす
ることによって行われる。
メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの浮遊容・量ｃｏ（図示せず）との関
係は、Ｃｓ ／ Ｃｏの比が非常に小さな値になる。し
たがって、上記キャパシタＣｓに蓄積された電荷量によ
るデータ線ＤＬの電位変化は、非常に微少な信号となっ
ている。
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの浮遊容・量ｃｏ（図示せず）との関
係は、Ｃｓ ／ Ｃｏの比が非常に小さな値になる。し
たがって、上記キャパシタＣｓに蓄積された電荷量によ
るデータ線ＤＬの電位変化は、非常に微少な信号となっ
ている。
この実施例においては、特に制限されないが、このよう
な微少な信号を検出するための基準としてダミーセルＤ
Ｃが設けられている。このダミーセルＤＣは、そのキャ
パシタＣｄの容量値がメモリセルＭＣのキャパシタＣｓ
のは一°半分にされることを除き、メモリセルＭＣと同
じ製造条件、同じ設計定数で作られている。キャパシタ
Ｃｄは、アドレッシングに先立って、ＭＯＳＦＥＴＱｄ
’によって接地電位に充電される。上記のように、ダミ
ーセルＤＣのキャパシタＣｄは、キャパシタＣｓの約半
分の容量値に設定されているので、メモリセルＭＣから
の読み出し信号のほゞ半分に等しい基準電圧を形成する
ことになる。
な微少な信号を検出するための基準としてダミーセルＤ
Ｃが設けられている。このダミーセルＤＣは、そのキャ
パシタＣｄの容量値がメモリセルＭＣのキャパシタＣｓ
のは一°半分にされることを除き、メモリセルＭＣと同
じ製造条件、同じ設計定数で作られている。キャパシタ
Ｃｄは、アドレッシングに先立って、ＭＯＳＦＥＴＱｄ
’によって接地電位に充電される。上記のように、ダミ
ーセルＤＣのキャパシタＣｄは、キャパシタＣｓの約半
分の容量値に設定されているので、メモリセルＭＣから
の読み出し信号のほゞ半分に等しい基準電圧を形成する
ことになる。
センスアンプＳＡは、上記アドレッシングにより住じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との交叉
点において結合される。各ワード線ＷＬは双方のデータ
線対と交差しているので、ワード線ＷＬに生じる雑音成
分が静電結合によりデータ線にのっても、その雑音成分
が双方のデータ線対ＤＬ、Ｄτ′に等しく現れ、差動型
のセンスアンプＳＡによって相殺される。
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との交叉
点において結合される。各ワード線ＷＬは双方のデータ
線対と交差しているので、ワード線ＷＬに生じる雑音成
分が静電結合によりデータ線にのっても、その雑音成分
が双方のデータ線対ＤＬ、Ｄτ′に等しく現れ、差動型
のセンスアンプＳＡによって相殺される。
上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＪ、の一方が
選択される。
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＪ、の一方が
選択される。
上記センスアンプＳＡは、一対の交差結線されたＭＯ５
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ５ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広かりながら下降していく、この時
、上記差電位がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯＳＦＥＴＱＢ
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よって、上記高い方の電位落ち込みを防止する。
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ５ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広かりながら下降していく、この時
、上記差電位がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯＳＦＥＴＱＢ
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よって、上記高い方の電位落ち込みを防止する。
こうして低い方の電位が交差結合Ｍ ０３ Ｆ Ｅ Ｔ
のしきい値電圧以下に低下したとき正帰還動作が終了し
、高い方の電位の下降は電源電圧Ｖｃｃより低く上記し
きい値電圧より高い電位に留まるとともに、低い方の電
位は最終的に接地電位（ＯＶ）に到達する。
のしきい値電圧以下に低下したとき正帰還動作が終了し
、高い方の電位の下降は電源電圧Ｖｃｃより低く上記し
きい値電圧より高い電位に留まるとともに、低い方の電
位は最終的に接地電位（ＯＶ）に到達する。
上記のアドレッシングの際、一旦破壊されかか噛
ったメモリセルＭＣの記憶情報は、このセンス動作に
よって得られたハイレベル若しくはロウレベルの電位を
そのまま受は取ることによって回復する。しかしながら
、前述のようにハイレベルが電源電圧Ｖｃｃに対して一
定以上落ち込むと、何回かの読み出し、再書込みを繰り
返しているうちに論理″Ｏ”として読み取られるところ
の誤動作が生じる。この誤動作を防ぐために設けられる
のがアクティブリストア回路ＡＲである。このアクティ
ブリストア回路ＡＲは、ロウレベルの信号に対して何ら
影響を与えずハイレベルの信号にのみ選択的に電源電圧
Ｖｃｃの電位にブーストする働きがある。
ったメモリセルＭＣの記憶情報は、このセンス動作に
よって得られたハイレベル若しくはロウレベルの電位を
そのまま受は取ることによって回復する。しかしながら
、前述のようにハイレベルが電源電圧Ｖｃｃに対して一
定以上落ち込むと、何回かの読み出し、再書込みを繰り
返しているうちに論理″Ｏ”として読み取られるところ
の誤動作が生じる。この誤動作を防ぐために設けられる
のがアクティブリストア回路ＡＲである。このアクティ
ブリストア回路ＡＲは、ロウレベルの信号に対して何ら
影響を与えずハイレベルの信号にのみ選択的に電源電圧
Ｖｃｃの電位にブーストする働きがある。
同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ５ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出カバソファＤＯＢの入力端子とデータ入カ
バソファＤＩＨの出力端子に接続される。
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ５ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出カバソファＤＯＢの入力端子とデータ入カ
バソファＤＩＨの出力端子に接続される。
ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ア
ドレスバッファＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う、すなわち、アドレスバ
ッファＡＤＢは、印加された外部アドレス信号ＡＸＯ〜
ＡＸｉに従った内部相補アドレス信号を形成し、ロウア
ドレスストローブ信号ＲＡＳにより形成されたタイミン
グ信号φａｒに同期して内部相補アドレス信号をロウデ
コーダＲ−ＤＣＨに送出する。ロウデコーダＲ−ＤＣＲ
は、この内部相補アドレス信号とワード線選択タイミン
グ信号φＸとを受けて、所定のワード線及びダミーワー
ド線の選択動作を行う、また、アドレスバッファＡＤＢ
は、印加された外部アドレス信号ＡＹＯ〜ＡＹｉに従っ
た内部相補アドレス信号を形成し、カラムアドレススト
ローブ信号ＣＡＳにより形成されたタイミング信号φａ
ｃに同期して、それをカラムデコーダＣ−ＤＣＨに送出
する。カラムデコーダＣ−ＤＣＲは、この内部相補アド
レス信号と、データ線選択タイミング信号φｙとを受け
てデータ線の選択動作を行う。
ドレスバッファＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う、すなわち、アドレスバ
ッファＡＤＢは、印加された外部アドレス信号ＡＸＯ〜
ＡＸｉに従った内部相補アドレス信号を形成し、ロウア
ドレスストローブ信号ＲＡＳにより形成されたタイミン
グ信号φａｒに同期して内部相補アドレス信号をロウデ
コーダＲ−ＤＣＨに送出する。ロウデコーダＲ−ＤＣＲ
は、この内部相補アドレス信号とワード線選択タイミン
グ信号φＸとを受けて、所定のワード線及びダミーワー
ド線の選択動作を行う、また、アドレスバッファＡＤＢ
は、印加された外部アドレス信号ＡＹＯ〜ＡＹｉに従っ
た内部相補アドレス信号を形成し、カラムアドレススト
ローブ信号ＣＡＳにより形成されたタイミング信号φａ
ｃに同期して、それをカラムデコーダＣ−ＤＣＨに送出
する。カラムデコーダＣ−ＤＣＲは、この内部相補アド
レス信号と、データ線選択タイミング信号φｙとを受け
てデータ線の選択動作を行う。
タイミング制御回路ＴＣは、外部から供給されたアドレ
スストローブ信号ＲＡＳ、ＣＡ、Ｓと、ライトイネーブ
ル信号ＷＥとを受け、上記代表として示されたタイミン
グ信号の他各種タイミング信号を形成する。
スストローブ信号ＲＡＳ、ＣＡ、Ｓと、ライトイネーブ
ル信号ＷＥとを受け、上記代表として示されたタイミン
グ信号の他各種タイミング信号を形成する。
この実施例では、特に制限されないが、リフレッシュ制
御回路ＲＥＦが内蔵されている。このリフレッシュ制御
回路ＲＥＦは、特に制限されないが、内部ロウアドレス
信号を形成するリフレッシュアドレスカウンタ回路と、
ロウアドレスストローブ信号ＲＡＳとカラムアドレスス
トローブ信号ＣＡＳとを受け、上記信号ＲＡＳに先立っ
て信号ＣＡＳがロウレベルになりてことを検出する回路
と、この検出信号によって以後の上記信号ＲＡＳのロウ
レベル毎に上記リフレッシュアドレスカウンタ回路の歩
道用パルスを形成する回路とを含んでいる。上記のよう
にして形成されたリフレッシュ用の内部ロウアドレス信
号は、マルチプレクサＭＰＸを介して選択的にロウデコ
ーダＲ−ＤＣＨに供給されることによってワード線の選
択が行われる。これにより、選択されたメモリセルの読
み出しとその再書き込みが行われることによってリフレ
ッシュが実施される。
御回路ＲＥＦが内蔵されている。このリフレッシュ制御
回路ＲＥＦは、特に制限されないが、内部ロウアドレス
信号を形成するリフレッシュアドレスカウンタ回路と、
ロウアドレスストローブ信号ＲＡＳとカラムアドレスス
トローブ信号ＣＡＳとを受け、上記信号ＲＡＳに先立っ
て信号ＣＡＳがロウレベルになりてことを検出する回路
と、この検出信号によって以後の上記信号ＲＡＳのロウ
レベル毎に上記リフレッシュアドレスカウンタ回路の歩
道用パルスを形成する回路とを含んでいる。上記のよう
にして形成されたリフレッシュ用の内部ロウアドレス信
号は、マルチプレクサＭＰＸを介して選択的にロウデコ
ーダＲ−ＤＣＨに供給されることによってワード線の選
択が行われる。これにより、選択されたメモリセルの読
み出しとその再書き込みが行われることによってリフレ
ッシュが実施される。
この実施例にあっては、上記リフレッシュ動作における
動作マージンの拡大等のために、次の読み出し基準電圧
に対するレベル調整回路が設けられる。特に制限されな
いが、上記相補データ線ＤＬ、 Ｔ５７は、容量カップ
リングによって基準電圧のレベル調整を行うためのキャ
パシタＣＩ、Ｃ２〜Ｃ３，Ｃ４の一方の電極と結合され
る。これらのキャパシタＣｌ−Ｃ４のうち、一方の相補
データ線ＤＬに結合されたキャパシタＣ１，Ｃ３の他方
の電極は共通接続され、タイミング信号線ＤＷ“ｒｏに
結合され、他方の相補データ線ＤＬに結合されたキャパ
シタＣ２，Ｃ４の他方の電極は共通接続され、タイミン
グ信号線ＤＷＬ’ に結合される。これらのタイミング
信号線ＤＷＬ’ 、ＤＷＬｏは、リフレッシュサイクル
の時に対応するダミーワード線ＤＷＬ、ＤＷＬとは逆相
のタイミング信号が供給される。すなわち、ダミーワー
ド線ＤＷＬが選択された時、言い換えるならば、データ
線直に結合されたダミーセルＤＣが選択されることによ
って、このデータ線ＤＬに読み出し基準電圧が与えられ
る時には、上記タイミング信号線ＤＷＬ”はそれと同期
してハイレベルからロウレベルに変化させられる。一方
、ダミーワード線ＤＷＬが選択された時、言い換えるな
らば、データ線ＤＬに結合されたダミーセルＤＣが選択
選択されることによって、このデータ線ＤＬに読み出し
基準電圧が与えられる時には、上記タイミング信号線１
Ｗτ″はそれと同期してハイレベルからロウレベルに変
化させられる。なお、通常の読み出し動作等にあっては
、上記タイミング信号線ＤＷｒ、ＤＷＬ’ はハイレベ
ル又はロウレベルのままに固定されている。このような
、タイミング信 ・号線ｒγＬ’ 、ＤＷＬ’
に供給されるタイミング信号は、図示しないが、上記リ
フレッシュ制御回路ＲＥＦからの制御信号と、上記ダミ
ーワード線ＤＷＬ、ＤＷＬの選択タイミング信号とによ
って形成される。
動作マージンの拡大等のために、次の読み出し基準電圧
に対するレベル調整回路が設けられる。特に制限されな
いが、上記相補データ線ＤＬ、 Ｔ５７は、容量カップ
リングによって基準電圧のレベル調整を行うためのキャ
パシタＣＩ、Ｃ２〜Ｃ３，Ｃ４の一方の電極と結合され
る。これらのキャパシタＣｌ−Ｃ４のうち、一方の相補
データ線ＤＬに結合されたキャパシタＣ１，Ｃ３の他方
の電極は共通接続され、タイミング信号線ＤＷ“ｒｏに
結合され、他方の相補データ線ＤＬに結合されたキャパ
シタＣ２，Ｃ４の他方の電極は共通接続され、タイミン
グ信号線ＤＷＬ’ に結合される。これらのタイミング
信号線ＤＷＬ’ 、ＤＷＬｏは、リフレッシュサイクル
の時に対応するダミーワード線ＤＷＬ、ＤＷＬとは逆相
のタイミング信号が供給される。すなわち、ダミーワー
ド線ＤＷＬが選択された時、言い換えるならば、データ
線直に結合されたダミーセルＤＣが選択されることによ
って、このデータ線ＤＬに読み出し基準電圧が与えられ
る時には、上記タイミング信号線ＤＷＬ”はそれと同期
してハイレベルからロウレベルに変化させられる。一方
、ダミーワード線ＤＷＬが選択された時、言い換えるな
らば、データ線ＤＬに結合されたダミーセルＤＣが選択
選択されることによって、このデータ線ＤＬに読み出し
基準電圧が与えられる時には、上記タイミング信号線１
Ｗτ″はそれと同期してハイレベルからロウレベルに変
化させられる。なお、通常の読み出し動作等にあっては
、上記タイミング信号線ＤＷｒ、ＤＷＬ’ はハイレベ
ル又はロウレベルのままに固定されている。このような
、タイミング信 ・号線ｒγＬ’ 、ＤＷＬ’
に供給されるタイミング信号は、図示しないが、上記リ
フレッシュ制御回路ＲＥＦからの制御信号と、上記ダミ
ーワード線ＤＷＬ、ＤＷＬの選択タイミング信号とによ
って形成される。
第２図には、上記メモリセルの記憶情報のデータ線への
読み出し動作の一実施例の動作波形図が示されている。
読み出し動作の一実施例の動作波形図が示されている。
なお、同図では、データ線ＤＬ。
ＤＬに現れる読み出しレベルは拡大して描かれている。
上述のようにＲＡＳ信号に先立ってＣＡＳ信号がロウレ
ベルにされることによって起動されるリフレッシュサイ
クルにおいては、リフレッシュ制御回路ＲＥＦにより形
成された内部アドレス信号によって例えばワード線ＷＬ
ととダミーワード線ＤＷＬとが選択された時、上記ダミ
ーワード線ＤＷＬのハイレベルへの立ち上がりに同期し
てキャパシタＣ２，Ｃ４が結合されたタイミング信号線
ＤＷＬ”が同図に点線で示したようにハイレベルからロ
ウレベルに変化させられる。
ベルにされることによって起動されるリフレッシュサイ
クルにおいては、リフレッシュ制御回路ＲＥＦにより形
成された内部アドレス信号によって例えばワード線ＷＬ
ととダミーワード線ＤＷＬとが選択された時、上記ダミ
ーワード線ＤＷＬのハイレベルへの立ち上がりに同期し
てキャパシタＣ２，Ｃ４が結合されたタイミング信号線
ＤＷＬ”が同図に点線で示したようにハイレベルからロ
ウレベルに変化させられる。
上記のワード線ＷＬの選択動作によって、データ線ＤＬ
には選択されたメモリセルの記憶情報が読み出される。
には選択されたメモリセルの記憶情報が読み出される。
この場合、その記憶用キャパシタＣｓに電源電圧のよう
なハイレベル（Ｈ）が保持されるものであっても、リー
ク電流等によって記憶電荷量が時間の経過とともに減少
しているので、データ線ＤＬに読み出されるハイレベル
は、同図に点線で示したハイレベル（Ｈ“）のようにレ
ベルが低下してまう、なお、メモリセルの記憶用キャパ
シタＣｓに回路の接地電位のようなロウレベルが保持さ
れている場合には、時間の経過に無関係に一定のロウレ
ベルＬが読み出される。
なハイレベル（Ｈ）が保持されるものであっても、リー
ク電流等によって記憶電荷量が時間の経過とともに減少
しているので、データ線ＤＬに読み出されるハイレベル
は、同図に点線で示したハイレベル（Ｈ“）のようにレ
ベルが低下してまう、なお、メモリセルの記憶用キャパ
シタＣｓに回路の接地電位のようなロウレベルが保持さ
れている場合には、時間の経過に無関係に一定のロウレ
ベルＬが読み出される。
上記ダミーワード線ＤＷＬの選択動作によって、データ
線ＤＬには同図に破線で示すようにダミーセルＤＣのキ
ャパシタＣｄの電荷量に従って基準電圧Ｖ ｒｅｆが現
れる。この基準電圧Ｖｒｅｆは、その選択動作に先立っ
て常にキャパシタＣｄにはプリチャージ（リセット）が
行われるので、常にはり一定のレベルにされる。したが
って、このままでは同図から明らかなように、リフレッ
シュサイクルにあっては、基準電圧Ｖｒｅｆに対してデ
ータ線の読み出しハイレベルＨ“ とのレベル差のみが
上記リーク電流等に従って減少するためレベルマージン
が悪化する。これによって、ソフトエラーが住じたり、
又はリフレ・７シ工周期を比較的短く設定しなければな
いないという問題が生じるるのとなる。
線ＤＬには同図に破線で示すようにダミーセルＤＣのキ
ャパシタＣｄの電荷量に従って基準電圧Ｖ ｒｅｆが現
れる。この基準電圧Ｖｒｅｆは、その選択動作に先立っ
て常にキャパシタＣｄにはプリチャージ（リセット）が
行われるので、常にはり一定のレベルにされる。したが
って、このままでは同図から明らかなように、リフレッ
シュサイクルにあっては、基準電圧Ｖｒｅｆに対してデ
ータ線の読み出しハイレベルＨ“ とのレベル差のみが
上記リーク電流等に従って減少するためレベルマージン
が悪化する。これによって、ソフトエラーが住じたり、
又はリフレ・７シ工周期を比較的短く設定しなければな
いないという問題が生じるるのとなる。
この実施例では、リーク電流とは無関係にロウレベル側
のレベルマージンが十分に大きいことに着目して、上記
レベル調整用のキャパシタＣ１〜Ｃ４が設けられるもの
である。すなわち、リフレッシュサイクルにあっては、
同図に点線で示すように、ダミーワード線ＤＷＬの選択
動作に同期して、タイミング信号線ＤＷＬ’をハイレベ
ルから・ ロウレベルに変化させるものである。このタ
イミング信号線Ｄｗｔ、°のロウレベルへの変化は、キ
ャパシタＣ２，Ｃ４等による容量カップリングにベルは
ダミーセルＤＣによって形成された基準電圧Ｖｒｅｆか
ら微少電圧だけ低下させられた基準電圧Ｖｒｅｆ’のよ
うにレベル調整が行われる。これによっ゛ζハイレベル
Ｈ″に対するレベルマージンの拡大を図ることができる
。言い換えるならば、上記のようなリフレッシュサイク
ルでのメモリセルの記憶電荷量に従って形成されたハイ
レベルＨ″とロウレベルＬのはＸ゛中間レベルにされた
基準電圧Ｖｒｅｆ’を形成することができるものである
。
のレベルマージンが十分に大きいことに着目して、上記
レベル調整用のキャパシタＣ１〜Ｃ４が設けられるもの
である。すなわち、リフレッシュサイクルにあっては、
同図に点線で示すように、ダミーワード線ＤＷＬの選択
動作に同期して、タイミング信号線ＤＷＬ’をハイレベ
ルから・ ロウレベルに変化させるものである。このタ
イミング信号線Ｄｗｔ、°のロウレベルへの変化は、キ
ャパシタＣ２，Ｃ４等による容量カップリングにベルは
ダミーセルＤＣによって形成された基準電圧Ｖｒｅｆか
ら微少電圧だけ低下させられた基準電圧Ｖｒｅｆ’のよ
うにレベル調整が行われる。これによっ゛ζハイレベル
Ｈ″に対するレベルマージンの拡大を図ることができる
。言い換えるならば、上記のようなリフレッシュサイク
ルでのメモリセルの記憶電荷量に従って形成されたハイ
レベルＨ″とロウレベルＬのはＸ゛中間レベルにされた
基準電圧Ｖｒｅｆ’を形成することができるものである
。
（１）記憶情報の保持動作のみを行っているリフレッシ
ュサイクル（スタンバイ状態）では、メモリセルの記憶
情報を読み出してこれを増幅して再びものとメモリセル
に書き込む時の読み出し基準電圧をメモリセルの記憶電
荷量の減少に応じて基準電圧のレベル調整を行うことに
よって、リフレフシュ動作における動作マージンの拡大
を図ることができるという効果が得られる。
ュサイクル（スタンバイ状態）では、メモリセルの記憶
情報を読み出してこれを増幅して再びものとメモリセル
に書き込む時の読み出し基準電圧をメモリセルの記憶電
荷量の減少に応じて基準電圧のレベル調整を行うことに
よって、リフレフシュ動作における動作マージンの拡大
を図ることができるという効果が得られる。
（２）上記（１）により、メモリセルの記憶電荷量の減
少によってハイレベルをロウレベルとして判定して書き
込みを行うというソフトエラーを減少させることができ
るという効果が得られる。
少によってハイレベルをロウレベルとして判定して書き
込みを行うというソフトエラーを減少させることができ
るという効果が得られる。
（３）上記（１）により、リフレッシュ周期を長くでき
るから、その仔細消費電力化を図ることができる。
るから、その仔細消費電力化を図ることができる。
（４）上記（３）によって、バッテリーバンクアンプ動
作における電池寿命を長くすることができるという効果
が得られる。
作における電池寿命を長くすることができるという効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、上記基準電圧
Ｖ ｒｅｆのレベル調整は、容量カップリングに代え、
ダミーセルと同様なスイッチＭＯＳ Ｆ ＥＴとキャパ
シタとを用いて、これをダミーセルと同期してデータ線
に接続させることによって、実質的にダミーセルのキャ
パシタの容量値を変化させることにより行うものであっ
てもよい。また、読み出し基準電圧は、データ線を電源
電圧のはＶｌ／２のレベルにプリチャージしてこれを利
用するものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、上記基準電圧
Ｖ ｒｅｆのレベル調整は、容量カップリングに代え、
ダミーセルと同様なスイッチＭＯＳ Ｆ ＥＴとキャパ
シタとを用いて、これをダミーセルと同期してデータ線
に接続させることによって、実質的にダミーセルのキャ
パシタの容量値を変化させることにより行うものであっ
てもよい。また、読み出し基準電圧は、データ線を電源
電圧のはＶｌ／２のレベルにプリチャージしてこれを利
用するものであってもよい。
また、リフレッシュ動作は、ロウアドレスストローブ信
号に同期してアドレス信号を供給することによって行う
ＲＡＳオンリーリフレッシュ方式、又はリフレッシュ制
御信号に従って起動される内蔵の自動リフレッシュ回路
により行われるもの等何であってもよい。
号に同期してアドレス信号を供給することによって行う
ＲＡＳオンリーリフレッシュ方式、又はリフレッシュ制
御信号に従って起動される内蔵の自動リフレッシュ回路
により行われるもの等何であってもよい。
さらに、ダイナミック型ＲＡＭにおける各回路ブロック
の具体的回路構成は、種々の実施形態を採ることができ
るものである。
の具体的回路構成は、種々の実施形態を採ることができ
るものである。
この発明は、情報記憶用のキャパシタとアドレス選択用
のＭＯＳＦＥＴとからなるメモリセルを用いたダイナミ
ック型ＲＡＭに広く利用できるものである。
のＭＯＳＦＥＴとからなるメモリセルを用いたダイナミ
ック型ＲＡＭに広く利用できるものである。
第１図は、この発明の一実施例を示す内部構成図、
第２図は、メモリセルの読み出し動作の一例を示す波形
図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコ
ーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・データ
出カバソファ、ＤＩＢ・・データ入カバソファ、ＴＣ・
・タイミング制御回路、ＲＥＦ・・リフレッシュ制御回
路、ＭＰＸ・・マルチプレクサ 第 １ 図
図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコ
ーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・データ
出カバソファ、ＤＩＢ・・データ入カバソファ、ＴＣ・
・タイミング制御回路、ＲＥＦ・・リフレッシュ制御回
路、ＭＰＸ・・マルチプレクサ 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、情報記憶用のキャパシタとアドレス選択用のＭＯＳ
ＦＥＴとからなる複数のメモリセルが一対の相補データ
線に結合され、一方のデータ線に結合されたメモリセル
が選択されたとき他方のデータ線に読み出し基準電圧が
与えられるメモリアレイを含み、リフレッシュサイクル
の時に一定のレベルにプリチャージされた容量を結合さ
せること又は容量カップリングにより読み出し基準電位
が与えられる方のデータ線のレベルをメモリセルにおけ
る記憶情報電荷量の減少分に対応したレベル調整するレ
ベル調整回路を設けたことを特徴とするダイナミック型
ＲＡＭ。 ２、上記読み出し基準電圧は、メモリセルのキャパシタ
の容量値のほゞ半分の容量値に設定されたキャパシタを
具備するダミーセルによって形成されるものであること
を特徴とする特許請求の範囲第１項記載のダイナミック
型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058348A JPS61217986A (ja) | 1985-03-25 | 1985-03-25 | ダイナミツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058348A JPS61217986A (ja) | 1985-03-25 | 1985-03-25 | ダイナミツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61217986A true JPS61217986A (ja) | 1986-09-27 |
Family
ID=13081813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60058348A Pending JPS61217986A (ja) | 1985-03-25 | 1985-03-25 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61217986A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120875A (ja) * | 1991-10-25 | 1993-05-18 | Sumitomo Metal Ind Ltd | 半導体メモリ回路 |
| JPH05210975A (ja) * | 1992-01-30 | 1993-08-20 | Nec Corp | ダイナミックｒａｍ |
| USRE37593E1 (en) | 1988-06-17 | 2002-03-19 | Hitachi, Ltd. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| JP2005536827A (ja) * | 2002-08-29 | 2005-12-02 | マイクロン テクノロジー，インコーポレイティド | Ｄｒａｍセンス増幅器のバイアスセンシング |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
-
1985
- 1985-03-25 JP JP60058348A patent/JPS61217986A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE37593E1 (en) | 1988-06-17 | 2002-03-19 | Hitachi, Ltd. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| JPH05120875A (ja) * | 1991-10-25 | 1993-05-18 | Sumitomo Metal Ind Ltd | 半導体メモリ回路 |
| JPH05210975A (ja) * | 1992-01-30 | 1993-08-20 | Nec Corp | ダイナミックｒａｍ |
| JP2005536827A (ja) * | 2002-08-29 | 2005-12-02 | マイクロン テクノロジー，インコーポレイティド | Ｄｒａｍセンス増幅器のバイアスセンシング |
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