JPS589511B2 - 複合メモリ配列 - Google Patents

複合メモリ配列

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JPS589511B2
JPS589511B2 JP51088763A JP8876376A JPS589511B2 JP S589511 B2 JPS589511 B2 JP S589511B2 JP 51088763 A JP51088763 A JP 51088763A JP 8876376 A JP8876376 A JP 8876376A JP S589511 B2 JPS589511 B2 JP S589511B2
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Description

【発明の詳細な説明】 本発明はメモリ配列に関するものであり、更に具体的に
は、ランダム・アクセス・メモリ配列が読出し専用メモ
リ配列と一緒に集積化され且つこれらの配列が同じ感知
／ビット解読回路を共有するような複合メモリ配列に関
するものである。
コンピュータを１つのウエハ又はチツプ上に集積化する
ことを最終目標として、より高度の集積化が達成されて
くると、同じシリコン・スライス上にすべてのシステム
機能が与えられるようになる。
種々の論理機能やメモリ機能を１つに集積化する場合、
パフォーマンスが低下しない程度にできるだけハードウ
エアを少なくして行なうことが好ましい。
これに関連して、チップ面積の節約の点から、速度、寸
法、機能などの特性が異なる２つのメモリ配列、例えば
ランダム・アクセス・メモリ（ＲＡＭ）配列及び読出し
専用メモリ（ＲＯＭ）配列を単一の配列チップに集積化
すると好都合である。
米国特許第３８２００８６号明細書には、このような集
積技術の一列が開示されている。
該米国特許に開示されているメモリ配列は二重モード・
メモリ・セルで構成され、各セルは、読出し／書込み動
作モードによる記憶情報の読出し及び読出し専用動作モ
ードによる記憶情報の読出しを同時に行なうことができ
る。
これによれば、メモリ配列が占めるチップ領域を著しく
節約することはできるが、ＲＯＭ配列のビツ卜数がＲＡ
Ｍ配列のビット数を超えることはできない。
しかしながら、ＲＯＭビット数がＲＡＭビット数よりも
かなり多いような集積メモリが必要とされる場合がある
。
本発明に従えば、同じ感知及びビット解読回路を共有す
る第１メモリ配列及び第２メモリ配列を１つのチップに
集積化することにより、メモリのパフォーマンスを低下
させることな《、メモリ配列部の面積が減少される。
第１配列は、これと第２配列との間において各々のビッ
ト線上に配置された分離スイッチにより、第２配列から
選択的に切離される。
あとで説明する本発明の良好な実施例においては、第１
配列は被分割ＲＡＭ配列即ち感知回路を間にして２つに
分割されたＲＡＭ配列であり、第２配列はＲＯＭ配列で
ある。
上述の分離スイッチは、ＲＯＭ側のビット線部分がこれ
と同時に初期設定されるＲＡＭ側のビット線部分の電圧
よりも低い電圧に初期設定されるのを可能にする。
初期設定されたＲＯＭビット線電位は、ＲＯＭ配列から
２進゛０”を読出した時には変化されず、２進”１”を
読出した時には、初期設定されたＲＡＭビット線電圧よ
りも高くなる。
ＲＡＭ配列のセルからの２進”０”の読出しは、各々の
初期設定されたＲＡＭビット線電圧を一方向に変化させ
、これに対し２進”１′の読出しは、初期設定されたＲ
ＡＭビット線電圧を反対方向に変化させる。
以上のことから、ＲＯＭ及びＲＡＭの何れのセルを読出
す場合にも、同じ差動感知増幅器（ラッチ）を使用する
ことができる。
ＲＡＭ配列の書込み及び読出しの高速化は、分離スイッ
チを非導通にして、ＲＯＭビット線部分の容量性負荷効
果を除くことにより達成される。
以下、添付図向を参照しながら、本発明の良好な実施例
について具体的に説明する。
まず第１図は、本発明に従う複合メモリ配列の一部を示
したもので、各ビット線は３つのセクションに分割され
ている。
セクション１及び２は各各セル４及び５で代表される複
数のダイナミックメモリ・セルを含んでいる。
各ダイナミック・メモリ・セルは、ビット線部分８（又
は１６）と接地９０間で電界効果トランジスタ７（又は
４０）と共に直列回路を構成する容量性記憶素子６（又
は３２）から成っている。
セル４及び５に記憶されるデータは、キャパシタ６及び
３２上の電荷の有無により表わされる。
例えばセル４のキャパシタ６に対するデータの書込み及
び感知は、ワード線１０にパルスを印加してＦＥＴ７を
ターン・オンすることにより（セル４がアドレスされる
）行なわれる。
セクション１及び２のダイナミック・メモリ・セルは、
ラッチ回路の形に構成されている差動感知増幅器１１に
よって２つに分けられた被分割ＲＡＭ配列を構成する。
ラツチ１１の右半分及び左半分は、各々トランジスタ１
２及び１３の如き一対の相補型ＦＥＴより成り、これら
の対になったＦＥ．Ｔ１２及び１３は、電圧パルスφ２
及び６が各々印加される端子１４及び１５の間で直列に
接続されている。
あとで詳しく説明するように、ラツチ１１は付勢パルス
φ２及びφ２の印加により、ビット線部分８と１６の間
の比較的小さな電位差に応答し、そしてこの電位差を感
知しつつその大きさを増大させる。
ビット線のセクション３は、ビット線部分２０と電位十
Ｖが印加される端子１９との間に接続されたＦＥＴ１７
によって代表される複数のＦＥＴを含んでいる。
これらのＦＥＴは、製造時にゲート電極を形成するしか
ないかにより個性化される。
製造時にゲート電極が形成されると、ＦＥＴ１７はワー
ド線１８へのパルスの印加によりターン・オンされ得る
。
ＦＥＴ１７がターン・オンすると、ビツ１部分２０は端
子１９における電位十Ｖに向って充電される。
これに対し、ＦＥＴ１７にゲート電極が設けられていな
ければ、ワード線１８へパルスが印加されても、ＦＥＴ
１７がターン・オンすることはない。
このように、ＦＥＴ１７は個性化された通常のＲＯＭ配
列における単一セルを構成する。
ビット線セクション３のＲＯＭ配列は、分離スイッチ２
１の働きにより、ビット線セクション１及び２の被分割
ＲＡＭ配列から選択的に分離される。
スイッチ２１は１つのＦＥＴから成り、線２２へ印加さ
れるゲート信号に応じて、導通したりしなかったりする
。
次の第２図は、ＲＯＭ配列及び被分割ＲＡＭ配列から成
る複合メモリ配列が同じビット解読回路及び感知ラッチ
回路を共有するように、第１図に示されたビット線を複
数本配置する方法を示してイル。
第２図のピット線セクション１，２及び３は第１図のも
のと各々対応している。
参照番号１１′は、第１図のラツチ１１を複数個含んだ
ラッチ配列を表わし、２１′は第１図の分離スイッチ２
１を複数個含んだスイッチ配列を表わしている。
７第２図のワード解読回路２３は、２進入カアドレス信
号（図示せず）に応答して、第１図の１８，２４及び１
０の如きワード線を選択的に付勢する．同様にビット解
読回路２５は、２進入カアドレス信号（図示せず）に応
答して、特定のビット線を付勢する。
ここで、ＲＯＭ配列（セクション３）及び被分割ＲＡＭ
配列（セクション１及び２）の対応するビット線は、同
じビット・アドレス信号によりアドレス指定され、ワー
ド線は各配列において別々にアドレス指定されることに
注意されたい。
ＲＯＭ配列及びＲＡＭ配列によるビット解読回路の共有
は、従来のように２つの配列が互いに独立している場合
に比べて、アドレス回路を簡単にする。
また、ビット解読回路２５と同様に、ラッチ配列１１′
もＲＯＭ配列及びＲＡＭ配列の間で共有されていること
に注意されたい。
これは、独立した配列の場合に比べて、感知回路装置を
節約し得るものである。
次に、第３図のパルス波形図をも参照して、本発明に従
うメモリ配列の動作について説明する。
まずビット線部分２０，１６及び８の電圧状態を初期設
定するために、予備充電線２６，２７及び２８へ同時に
φ１パルスが印加され、これにより各々のＦＥＴ２９，
３０及び３１が導通状態にされる。
初期設定の期間中は、分離スイッチ２１は非導通に保た
れる。
ＦＥＴ２９が導通すると、セクション３０分離されたビ
ット線２０の電位は、接地電位へ向って放電される。
ＦＥＴ３０が導通すると、セクション２０ビット線１６
の電位はｖＲまで上昇する。
電位ｖＲの大きさは、端子１９へ印加される電位Ｖの約
半分である。
ＦＥＴ３１が導通スると、セクション１０ビット線８の
電位は同じ＜ｖＲまで上昇する。
セクション１０ビット線８及びセクション２０ビット線
１６は、初期設定の期間中は、非導通のラツチ１１によ
り互いに分離されている。
初期設定が完了すると、ワード線１Ｂ，２４及び１００
１本へ供給されるパルスにより、ＲＯＭセル又はＲＡＭ
セルがアドレスされる。
このパルスは、解読されたワード線の電位をＶから接地
電位ＧＮＤへ降下させ、これにより関連するＦＥＴ１７
，４０又は７をターン・オンさせる。
もしＲＯＭ配列のセル（例えばセル１７）がアドレスさ
れるのであれば、線２２へ正のパルスが印加されて分離
スイッチ２１を導通させ、これによりＲＯＭピット線セ
クション３０ピット線２０．がセクション２０ビット線
１６と結合される。
この時もしＲＯＭセルにゲート電極が形成されていると
（ｚ進”１”の記憶）、結合されたビット線２０及び１
６の電圧は、ＦＥＴ１７及び２１の導通により、ｖＲよ
りも高いＶに向って上昇する。
もしケート電極がなければ、ビット線１６は、ＦＥＴ２
１の導通により接地電位へ向って放電される。
要約すれば、アドレスされたＲＯＭセルに２進″ｌ”が
記憶されていると、ラツチ１１の左側のビット線１’６
の電位はＶまで上昇し、一方、ラツチ１１の右側のビッ
ト線８の電位は初期設定された値ｖＲ（＜ｖ）に保たれ
ている。
これに対し、アドレスされたＲＯＭセルに２進”０”が
記憶されていると、ビット線１６の電位は接地電位へ向
って減少し、ビット線８の電位は同じ＜ＶＲ（＞０）に
保たれている。
ラッチ１１０両側における電位の差は、端子１４へ大き
さＶのパルスφ２を印加し且つ端子１５へ接地電位のパ
ルス６を印加することにより増幅される。
この結果、アドレスされたＲＯＭセルに２進″１″が記
憶されていたか２進二０”が記憶されていたかに応じて
、一方のビット線１６（又は８）の電位がＶまで上昇し
且つ他方のビット線８（又は１６）の電位が接地電位ま
で降下する。
分割されたＲＡＭ配列にあるメモリ・セルをアドレスす
る場合には、セクション１又は２のワード線２４又は１
００１本が付勢される。
この時、分離スイッチ２１は非導通に保たれている。
例えばワード線２４が付勢されたとすると、これにより
ＦＥＴ４０が導通して、キャパシタ３２に蓄えられてい
た電荷に応じて、ビット線１６の初期設定された電位ｖ
Ｒが上昇又は降下される。
ワード線１０の付勢によってＦＥＴ７が導通された時も
同様であり、キャパシタ６の蓄積電荷に応じて、ビット
線８の初期設定電位ｖＲが変化される。
複合メモリ配列のＲＡＭセクションにあるワード線の１
本をアドレスすると、ランチ１１０両側に比較的小さな
電位差が生じる。
前と同じように、この小さな電位差はパルスφ２及び６
の印加により増幅され、その結果、アドレスされたＲＡ
Ｍセルに記憶されていた２進データに応じて、ビツト線
１６（又は８）の電位が■まで上昇し且つビット線８（
又は１６）の電位が接地電位まで降下する。
アドレスされたセルに記憶されているデータは、第３図
の”読出し″のパルスで示されるように、ラツチ１１の
付勢から短時間で読出される。
読出しパルスは、ビット線の入出力部３３に接続された
ゲート（図示せず）を付勢する。
分割されたＲＡＭ配列の個々のセルへのデータの書込み
は、次のようにして行なわれる。
選択されたＲＡＭセルに２進゛０”が書込まれるか２進
″１″が書込まれるかに応じて、アドレスされたビット
線の電位がそのビット線の入出力部３３に接続されたゲ
ート（図示せず）により、■まで上昇されるか又は接地
電位まで降下される。
ラツチ１１がφ２及び石パルスの印加により付勢され、
そして例えばワード線１０ヘパルスを印加することによ
り、所望のセル４が選択される。
入出力部３３の電位がＶの時にセル４のＦＥＴ７がター
ン・オンされると、セル４のキャパシタ６は電位Ｖに向
って充電される。
これに対し、セル５０ＦＥＴ４０がターン・オンされた
場合には、ラツチ１１による反転作用の結果、キャパシ
タ３２は接地電位にセットされる。
しかしながら、セル５が前述のようにして読出されると
、キャパシタ３２の接地電位により、ビット線１６の電
位がｖＲよりも小さくなり、一方、ラツチ１１の付勢に
伴ってビット線８の電位がＶまで上昇することに注意さ
れたい。
かくして、２進”０”はラツチ１１の右側にあるセルに
おいてはキャパシタの電位Ｖで表わされ、一方、ラツチ
１１の左側にあるセルにおいてはキャパシタの接地電位
で表わされるが、入出力部３３で読出される時には常に
電位Ｖで表わされる。
【図面の簡単な説明】
第１図は本発明に従う複合メモリ配列の一部を示す回路
図、第２図は全体のブロック図、第３図はパルス波形図
である。 ４，５ー…ＲＡＭセル、８，１６，２０…ｍピット線、
１０，１８，２４田…ワード線、１１…一感知増幅器（
ラッチ）、２１……分離スイッチ、２３……ワード解読
回路、２５……ビット解読回路。

Claims (1)

  1. 【特許請求の範囲】 １ ワード線及びビット線の交点に配置されたメモリ・
    セルを各々複数個有する第１メモリ配列及び第２メモリ
    配列と、 上記第１メモリ配列の各々のビット線と上記第２メモリ
    配列の対応するビット線との間にあって、上記第１メモ
    リ配列の各ビット線を上記第２メモリ配列における対応
    するビット線へ選択的に結合するためのスイッチ手段と
    、 上記第１メモリ配列内においてのみ各々のビット線に接
    続された感知手段と、 上記第１メモリ配列又は上記第２メモリ配列の特定のワ
    ード線をアドレスするワード・アドレス手段と、 上記ワード・アドレス手段によって上記第２メモリ配列
    のワード線がアドレスされたときに上記スイッチ手段を
    付勢して、両メモリ配列の対応するビット線を各々結合
    させるための付勢手段とより成る複合メモリ配列。 ２ 上記第１メモリ配列のセル及び上記第２メモリ配列
    のセルの特性が互いに異なっていることを特徴とする特
    許請求の範囲第１項記載の複合メモリ配列。 ３ 上記第１メモリ配列はランダム・アクセス・メモリ
    配列であり、上記第２メモリ配列は読出し専用メモリ配
    列であることを特徴とする特許請求の範囲第２項記載の
    複合メモリ配列。
JP51088763A 1975-08-25 1976-07-27 複合メモリ配列 Expired JPS589511B2 (ja)

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JPS5226127A JPS5226127A (en) 1977-02-26
JPS589511B2 true JPS589511B2 (ja) 1983-02-21

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GB (1) GB1502058A (ja)

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