JPS5895860A - 多層構造半導体装置 - Google Patents
多層構造半導体装置Info
- Publication number
- JPS5895860A JPS5895860A JP56194708A JP19470881A JPS5895860A JP S5895860 A JPS5895860 A JP S5895860A JP 56194708 A JP56194708 A JP 56194708A JP 19470881 A JP19470881 A JP 19470881A JP S5895860 A JPS5895860 A JP S5895860A
- Authority
- JP
- Japan
- Prior art keywords
- active
- semiconductor device
- layers
- active layer
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/22—Configurations of stacked chips the stacked chips being on both top and bottom sides of a package substrate, interposer or RDL
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体能動素子および受動素子が多数形成
されている活性層が多数積層した構造を持つ多層構造半
導体装置に関するものである。
されている活性層が多数積層した構造を持つ多層構造半
導体装置に関するものである。
半導体装置の高速動作化、爾密度化のため、半導体能＃
素子が多数形成された活性層を多数に積層した構造を持
つ多層構造半導体装置がある。
素子が多数形成された活性層を多数に積層した構造を持
つ多層構造半導体装置がある。
従来のこの樟の半導体装置の断面図を第１図に示す。図
において（１）は基板、（２）は半導体素子を作成する
活性層、（３） Ｉ／′ｉ絶縁層、（４）は各活性層を
結ぶコンタクトホールである。また上層部の活性層の面
積は下層部の活性層の面積より小さくなっている。
において（１）は基板、（２）は半導体素子を作成する
活性層、（３） Ｉ／′ｉ絶縁層、（４）は各活性層を
結ぶコンタクトホールである。また上層部の活性層の面
積は下層部の活性層の面積より小さくなっている。
次に従来の活性層が多数積層された構造を持つ半導体装
置の作用について説明する。基板（１）け半導体装置全
体を支える。活性層（２）は半萼体能＃素層（２）をｉ
ＩＥ気的に絶縁するために設けられている。
置の作用について説明する。基板（１）け半導体装置全
体を支える。活性層（２）は半萼体能＃素層（２）をｉ
ＩＥ気的に絶縁するために設けられている。
またコンタクトホール（４）は各活性層の半導体能動素
子を動作させるのに必要な電気的エネルギーを供給した
り、情報信号を往復させるために各絶縁層にあけられた
穴である。
子を動作させるのに必要な電気的エネルギーを供給した
り、情報信号を往復させるために各絶縁層にあけられた
穴である。
ところが従来の第１図のような多層構造半導体装置では
、各活性層間のコンタクトを、コンタクトホールによっ
ているため、絶縁層に穴をあけなければならず、作成し
にくいという欠点があった。
、各活性層間のコンタクトを、コンタクトホールによっ
ているため、絶縁層に穴をあけなければならず、作成し
にくいという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、階段上になっている各活性層の周
辺部にコンタクト部を集め、各層間配線のために、上下
活性層のコンタクト部を密着した導体で配線することに
よって、多層構造半導体装置を作成し易くすることを目
的としている。
めになされたもので、階段上になっている各活性層の周
辺部にコンタクト部を集め、各層間配線のために、上下
活性層のコンタクト部を密着した導体で配線することに
よって、多層構造半導体装置を作成し易くすることを目
的としている。
以丁、この発明の一実施例を図について説明する。第２
図にこの発明による多層構造半導体装置の４而図を示す
。（１）は基板、（２）は半導体素子を作成する活性層
、（３）は絶縁層、（５）は密着した配線用導体である
。この配線用導体（５） ｄ図に示すように各活性層の
周辺部において、各活性層とコンタクトをとるようにし
て形成されている。
図にこの発明による多層構造半導体装置の４而図を示す
。（１）は基板、（２）は半導体素子を作成する活性層
、（３）は絶縁層、（５）は密着した配線用導体である
。この配線用導体（５） ｄ図に示すように各活性層の
周辺部において、各活性層とコンタクトをとるようにし
て形成されている。
ここで、基板（１） ｆ′１半導体装置全体を支える。
活性層（２）には多数の半導体能動素子および受動素子
が作られている。絶縁層（３）は各活性層を電気的にる
のに必要な電気的エネルギーを供給したり、情報信号を
往復させるために各層間に接続されている。
が作られている。絶縁層（３）は各活性層を電気的にる
のに必要な電気的エネルギーを供給したり、情報信号を
往復させるために各層間に接続されている。
なお上記実施例では、すべての配線を、密着した導体に
よって配線する例を示したが、コンタクトホールによる
接続を並用してもよい。または。
よって配線する例を示したが、コンタクトホールによる
接続を並用してもよい。または。
ワイヤボンディングを使用してもよい。
′１走、図では活性層が５層の場合を示したが、活性層
は何層あってもよい。
は何層あってもよい。
以上のように、この発明によれば、各活性層の接続に密
着した導体によって配線を行ったので、層間の接続が６
易になるという効果がある。
着した導体によって配線を行ったので、層間の接続が６
易になるという効果がある。
第１図は従来の多層構造半導体装置を説明するための断
面図、第２図はこの発明の一実施例である多層構造半導
体装置を説明するだめの断面図である。 図において、（１）は基板、（２）は活性層、（３）は
絶縁層、（４）はコンタクトホール、（５）は配線用の
密着した導体である。 なお、図中岡−符号はそれぞれ同一または相当部分を−
示す。
面図、第２図はこの発明の一実施例である多層構造半導
体装置を説明するだめの断面図である。 図において、（１）は基板、（２）は活性層、（３）は
絶縁層、（４）はコンタクトホール、（５）は配線用の
密着した導体である。 なお、図中岡−符号はそれぞれ同一または相当部分を−
示す。
Claims (1)
- 【特許請求の範囲】 半導体装置の高速動作化、高密度化のために、半導体能
動素子および受動素子が多数形成されている活性層を、
上の活性層の面積が下の活性層の面積より小さくなるよ
うに積層した多層構造を持つ半導体装置において、階段
状になっている各活性層の周辺部にコンタクト部を集め
、各層間配線を のためこれを、密着した導体で上下同区配線することを
特徴とする多層構造半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194708A JPS5895860A (ja) | 1981-11-30 | 1981-11-30 | 多層構造半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194708A JPS5895860A (ja) | 1981-11-30 | 1981-11-30 | 多層構造半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5895860A true JPS5895860A (ja) | 1983-06-07 |
Family
ID=16328928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194708A Pending JPS5895860A (ja) | 1981-11-30 | 1981-11-30 | 多層構造半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895860A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10090320B2 (en) | 2016-05-19 | 2018-10-02 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing the same |
-
1981
- 1981-11-30 JP JP56194708A patent/JPS5895860A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10090320B2 (en) | 2016-05-19 | 2018-10-02 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing the same |
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