JPS5896744A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS5896744A JPS5896744A JP56194764A JP19476481A JPS5896744A JP S5896744 A JPS5896744 A JP S5896744A JP 56194764 A JP56194764 A JP 56194764A JP 19476481 A JP19476481 A JP 19476481A JP S5896744 A JPS5896744 A JP S5896744A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory
- data
- self
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の接衝分野
本発明は半導体メモリに関する。
発明の技術的背景とその問題点
半導体メモリの発達に伴い、その筒集積化が可能とカリ
、メモリ容量が増大するにつれ、ウェーハ段階における
テスト時間が増大し、メモリの量産性に支障が生じてく
る。したかって、メモリ容量が増大するにつれ、ウェー
ノ・状態で如何に効率よく良否の判定を行うか問題とな
る。
、メモリ容量が増大するにつれ、ウェーハ段階における
テスト時間が増大し、メモリの量産性に支障が生じてく
る。したかって、メモリ容量が増大するにつれ、ウェー
ノ・状態で如何に効率よく良否の判定を行うか問題とな
る。
発明の目的
本発明は上記の事情に鑑みてなされたもので、テスト時
間を知縮でき、量産性［Ｉ？れた半纏体メモリを提供す
るものである。
間を知縮でき、量産性［Ｉ？れた半纏体メモリを提供す
るものである。
発明の概要
すなわち本発明は、同一ベレットあるいは同一ウェーハ
上にメモリ回路と共にメモリ自己テスト回路を形成、シ
ておくことによって、ウェーハ段階において外部からの
電源供給の与によってメモリ回路のテストを可能とする
ものである。
上にメモリ回路と共にメモリ自己テスト回路を形成、シ
ておくことによって、ウェーハ段階において外部からの
電源供給の与によってメモリ回路のテストを可能とする
ものである。
発明の実施例
以下、図面を参照して不発明の一実施例を詳細に説明す
る。
る。
図において、１０は半導体メモリ回路部、２０はメモリ
自己テスト回路部であり、これらは同一ベレットあるい
は同一ウェーハ上に形ル、されている。上記メモリ回路
部１θは、通常のメモリ構成よシなシ、アドレス回路１
１．デコーダＩ司路１２、メモリセル回路１３、データ
入力回路１４、データ出力回路１５、コントロール回路
１６および後述する第１スイッチ回路ＳＷ１を有する。
自己テスト回路部であり、これらは同一ベレットあるい
は同一ウェーハ上に形ル、されている。上記メモリ回路
部１θは、通常のメモリ構成よシなシ、アドレス回路１
１．デコーダＩ司路１２、メモリセル回路１３、データ
入力回路１４、データ出力回路１５、コントロール回路
１６および後述する第１スイッチ回路ＳＷ１を有する。
一方、前記自己テスト回路部２０は、自己発振回路２１
と、この発撫回路２１の出力パルスが入力しアドレス信
号を発生するアドレスＸ”Ｅ回路２２と、このアドレス
発生回路２２の出力に基いてテストデータ、ストローブ
１ば号およびコントロール信号をそれぞれ発生ずるテ゛
−タ発生回路２３、ストローブ信号発生回路２４および
コントロール４８号発生回路２５と、このストローブ信
号発生回路２４から所定タイミングで発生するストロー
ブ信号によジオン状態に制御され、通常はオフ状態に麿
っている第２スイッチ回路ＳＷ２と、この第２スイッチ
回路ＳＷ２を介して入力する前記１−夕発榮回路２３が
らの出力および前記メモリ回路部１ｏのデータ出力回路
１５からの出力の一致・不一致状態を比較判定する比較
判定回路２６（本例では排他的論理和回路２７、入力レ
ベル設定用抵抗Ｒ１゜Ｒ２およびソースフォロワ回路２
８よシなる）を有する。
と、この発撫回路２１の出力パルスが入力しアドレス信
号を発生するアドレスＸ”Ｅ回路２２と、このアドレス
発生回路２２の出力に基いてテストデータ、ストローブ
１ば号およびコントロール信号をそれぞれ発生ずるテ゛
−タ発生回路２３、ストローブ信号発生回路２４および
コントロール４８号発生回路２５と、このストローブ信
号発生回路２４から所定タイミングで発生するストロー
ブ信号によジオン状態に制御され、通常はオフ状態に麿
っている第２スイッチ回路ＳＷ２と、この第２スイッチ
回路ＳＷ２を介して入力する前記１−夕発榮回路２３が
らの出力および前記メモリ回路部１ｏのデータ出力回路
１５からの出力の一致・不一致状態を比較判定する比較
判定回路２６（本例では排他的論理和回路２７、入力レ
ベル設定用抵抗Ｒ１゜Ｒ２およびソースフォロワ回路２
８よシなる）を有する。
前記第１スイッチ回路ＳＷＪは、通常はオフ状態であり
、メモリ自己テスト時にオン状態に制御され、前記アド
レス発生回路２２の出力をアドレス回路１１０入力とし
て導き、コントロール信号発生回路２５の出力をコント
ロール回路１６の入力として導き、データ発生回路２３
の出力をデータ入力回路１４の入力として導き、データ
出力回路１５の出力を前記第２スイッチ回路ＳＷ２を介
して比較判定回路２６の一方入力として導くだめのもの
である。この第１スイッチ回路ＳＷ１は、たとえば自己
発振回路２１が動作状態になっているときに得られる信
号に５− よシ自動的にオン状態に設定されるようになっている。
、メモリ自己テスト時にオン状態に制御され、前記アド
レス発生回路２２の出力をアドレス回路１１０入力とし
て導き、コントロール信号発生回路２５の出力をコント
ロール回路１６の入力として導き、データ発生回路２３
の出力をデータ入力回路１４の入力として導き、データ
出力回路１５の出力を前記第２スイッチ回路ＳＷ２を介
して比較判定回路２６の一方入力として導くだめのもの
である。この第１スイッチ回路ＳＷ１は、たとえば自己
発振回路２１が動作状態になっているときに得られる信
号に５− よシ自動的にオン状態に設定されるようになっている。
而して、上記構成の半導体メモリにおいては、その製造
工程におけるウェーハ段階において、メモリ回路部１０
および自己テスト回路部２゜に電源を供給することによ
ってメモリ回路１０のテストが行われる。すなわち、自
己発振回路２１は、電源供給前は出力はたとえは抵抗を
介して接地電位にされているか、電源供給によｐ発振を
開始する。この発振の周期は、この発振出力に基いてア
ドレス発生回路２２からメモリ回路部１０の動作チェッ
クに必要な信号が得られるように設定されている。この
発振回路２Ｉの出力を受けてアドレス発生回路２２はメ
モリ回路部駆動用のアドレス信号を供給する。この場合
、アドレスをＯ番地、１番地・・・のように連続的に指
定するようにしてもよく、するいはテストの種類によっ
てアドレス指定を任意に行なうようにアドレス信号を発
生させることが可能になっている。また、上記アドレス
発生回銘−６＝ ２２の出力に基いてデータ発生回路２３からテストデ゛
−夕が発生し、コントロール信号発生回路２５からコン
トｏ −）ｖ 信号が発生する。この場合、コントロー
ル信号ね２、たとえはテ゛−夕の書き込み／読み出しを
繰シ返すような制御、あるいは全でＣ・データを書き込
んだのち全てのデータを読みＨ４，−１よう々制御に応
じてコントロール信号を発生させることか可能になって
いる。
工程におけるウェーハ段階において、メモリ回路部１０
および自己テスト回路部２゜に電源を供給することによ
ってメモリ回路１０のテストが行われる。すなわち、自
己発振回路２１は、電源供給前は出力はたとえは抵抗を
介して接地電位にされているか、電源供給によｐ発振を
開始する。この発振の周期は、この発振出力に基いてア
ドレス発生回路２２からメモリ回路部１０の動作チェッ
クに必要な信号が得られるように設定されている。この
発振回路２Ｉの出力を受けてアドレス発生回路２２はメ
モリ回路部駆動用のアドレス信号を供給する。この場合
、アドレスをＯ番地、１番地・・・のように連続的に指
定するようにしてもよく、するいはテストの種類によっ
てアドレス指定を任意に行なうようにアドレス信号を発
生させることが可能になっている。また、上記アドレス
発生回銘−６＝ ２２の出力に基いてデータ発生回路２３からテストデ゛
−夕が発生し、コントロール信号発生回路２５からコン
トｏ −）ｖ 信号が発生する。この場合、コントロー
ル信号ね２、たとえはテ゛−夕の書き込み／読み出しを
繰シ返すような制御、あるいは全でＣ・データを書き込
んだのち全てのデータを読みＨ４，−１よう々制御に応
じてコントロール信号を発生させることか可能になって
いる。
一方、比較判定回路２６は、第２スイッチ回路ＳＷ２が
オフ状態のときには抵抗Ｒ１，Ｒ２の一端に印加ざわて
いる電源レベルもしくは接地レベルにより定まる所足の
出力レベルを発生している。しかし、前述したように自
己発振回路２１の動作により第１スイッチ回￥６８Ｗ１
がオン状態に６．った後、自己テスト回路部２０におい
てストローブ信号発生回路２４〃１ら出力比較タイミン
グでストローブ信号か発生して第２スイッチ回路ＳＷ２
かオン状態になったとき、データ発生回路２３からのデ
ータ（期待値）とメモリ回路部ｌＯのγ−タ出力回路１
５からのデータ（テスト結果）とが比較判定回路２６に
導かれるようにカシ、ここで比較判定回路２６か両入力
データを比較し、不一致であると判定したときに出力論
理レベルが前記所定量カレペル刀・ら反転する。したが
って、このことからメモリ回路部１０のテスト結果が不
良であることが判別可能となる。この不良判別出力は、
メモリ回路部１０における冗長回路の切換を行なうなど
各種の利用が可能である。また、比較判定回路２６に２
いてソースホロワ回路２８の抵抗Ｒ３として電流ヒユー
ズを使用して２き、前記データの不一致時にこのヒユー
ズが切断するようにすれは、このヒユーズは一層の良否
判別マーカとなり得る。
オフ状態のときには抵抗Ｒ１，Ｒ２の一端に印加ざわて
いる電源レベルもしくは接地レベルにより定まる所足の
出力レベルを発生している。しかし、前述したように自
己発振回路２１の動作により第１スイッチ回￥６８Ｗ１
がオン状態に６．った後、自己テスト回路部２０におい
てストローブ信号発生回路２４〃１ら出力比較タイミン
グでストローブ信号か発生して第２スイッチ回路ＳＷ２
かオン状態になったとき、データ発生回路２３からのデ
ータ（期待値）とメモリ回路部ｌＯのγ−タ出力回路１
５からのデータ（テスト結果）とが比較判定回路２６に
導かれるようにカシ、ここで比較判定回路２６か両入力
データを比較し、不一致であると判定したときに出力論
理レベルが前記所定量カレペル刀・ら反転する。したが
って、このことからメモリ回路部１０のテスト結果が不
良であることが判別可能となる。この不良判別出力は、
メモリ回路部１０における冗長回路の切換を行なうなど
各種の利用が可能である。また、比較判定回路２６に２
いてソースホロワ回路２８の抵抗Ｒ３として電流ヒユー
ズを使用して２き、前記データの不一致時にこのヒユー
ズが切断するようにすれは、このヒユーズは一層の良否
判別マーカとなり得る。
また、不良判別出力とアドレス発生回路２２の出力（も
しくはアドレス回路１１の出力）とをたとえは論理積処
理し、不良判別出力発生時のみそのとぎのアドレス情報
を］ｆシ出すだめのモニタ端子を設けるようにしてもよ
い。
しくはアドレス回路１１の出力）とをたとえは論理積処
理し、不良判別出力発生時のみそのとぎのアドレス情報
を］ｆシ出すだめのモニタ端子を設けるようにしてもよ
い。
なお、テスト終了後に自己テスト回路部をメモリ回路部
から物理的に切シ離して除去するようにしてもよい。貰
た、第１ス１ツチ回路ＳＷＩを自己テスト回路部２θの
領域に設りてもよい。
から物理的に切シ離して除去するようにしてもよい。貰
た、第１ス１ツチ回路ＳＷＩを自己テスト回路部２θの
領域に設りてもよい。
発明の効果
上述したような半導体メモリによれは、同一ペレットあ
るいは同一ウェーハ上にメモリ回路と共に自己テスト回
路を形成しておくことによって、ウェーハ段階において
上記回路に電源を供給することによってメモリ回路のテ
ストが可能にガるので、テスト時間を短縮でき、量産性
に優れている。
るいは同一ウェーハ上にメモリ回路と共に自己テスト回
路を形成しておくことによって、ウェーハ段階において
上記回路に電源を供給することによってメモリ回路のテ
ストが可能にガるので、テスト時間を短縮でき、量産性
に優れている。
また、上述した半導体メモリにおいては、実際のウェー
ハテスト時に心太とする入力端子は、メモリ回路部用を
源端子、自己テスト回路部用電源端子、共通接地端子の
三端子で済むため、通常のウェーハテスト用グローブカ
ードを使用する場合に必要なビン数に比べてはるかに少
なくて済む。このため、同時に複数個のメモリ回路部な
試験できるように多くの端子を作っておくことも可能と
なり、このような同面、試験によ９− リテスト時間を一層短縮することができるようになる。
ハテスト時に心太とする入力端子は、メモリ回路部用を
源端子、自己テスト回路部用電源端子、共通接地端子の
三端子で済むため、通常のウェーハテスト用グローブカ
ードを使用する場合に必要なビン数に比べてはるかに少
なくて済む。このため、同時に複数個のメモリ回路部な
試験できるように多くの端子を作っておくことも可能と
なり、このような同面、試験によ９− リテスト時間を一層短縮することができるようになる。
図面は本発明に係る半導体メモリの一実施例を示す構成
説明図である。 １０・・・メモリ回路部、２０・・・自己テスト回路部
、２１・・・自己発振回路、２２・・・アドレス発生回
路、２３・・・データ発生回路、２４・・・ストローブ
信号発生回路、２５・・・コントロール信号発生回路、
２６・・・比較判定回路、ＳＷｌ、ＳＷ２・・・スイッ
ナ回路。 出願人代理人 弁理士 鈴 江 武 彦＝１０−
説明図である。 １０・・・メモリ回路部、２０・・・自己テスト回路部
、２１・・・自己発振回路、２２・・・アドレス発生回
路、２３・・・データ発生回路、２４・・・ストローブ
信号発生回路、２５・・・コントロール信号発生回路、
２６・・・比較判定回路、ＳＷｌ、ＳＷ２・・・スイッ
ナ回路。 出願人代理人 弁理士 鈴 江 武 彦＝１０−
Claims (1)
- 【特許請求の範囲】 （１） 同一ペレットまたは四−ウエーノ・上にメモ
リ回路と共にこのメモリ回路をテストするだめの自己テ
スト回路か形成でれて力９、テスト時にこれらの自己テ
スト回路およびメモリ回路に電源を供給するのみで自己
テスト回路によるメモリ回路のテストを実行させるよう
にしてなることを特徴とする半導体メモリ。 （２ン 前記自己テスト回路は、自己発振回路と、こ
の発振回路の出力を受けてアドレス信号を発生するアド
レス発生回路と、このアドレス発生回路の出力を受けて
テストデータ、コントロール信号およびストローブ信号
をそれぞれ発生するデータ発生回路、コントロール信号
発生回路およびストローブ信号発生回路と、このストロ
ーブ信号発生回路のストローブ信号出力によυ開閉制御
されるスイッチ回路と、このスイッチ回路を介して導か
れる前記データ発生回路からのデータおよび削韻メモリ
回路からの出力データを比較しメモリ回路の良否を判定
する比較判定回路を具備し、テスト時に自己テスト回路
から前記アドレス信号、テストデータおよびコントロー
ル信号をメモリ回路に導き、メモリ回路からその出力デ
ータを自己テスト回路に導くスイッチ手段とを具備して
ガることを特徴とする特許請求の範囲第１項記載の半導
体メモリ。 （３〕 薊記比教判定回路の不良刊定結呆を表示する
ためのマーカをさらに具備してなることを特徴とする特
：Ｉ！ｌＦ請求の範囲第２項記載の千纒体メモリ。 （４）前記比較判定回路の不良判定出力発生時に不良ア
ドレスを表わすアドレス信号を導出するモニタ端子を有
することを特徴とする請求求の範囲第２項記載の半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194764A JPS5896744A (ja) | 1981-12-03 | 1981-12-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194764A JPS5896744A (ja) | 1981-12-03 | 1981-12-03 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5896744A true JPS5896744A (ja) | 1983-06-08 |
Family
ID=16329844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194764A Pending JPS5896744A (ja) | 1981-12-03 | 1981-12-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896744A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62123733A (ja) * | 1985-11-22 | 1987-06-05 | Nippon Telegr & Teleph Corp <Ntt> | 半導体ウエハ |
| JPH0580130A (ja) * | 1991-09-20 | 1993-04-02 | Nec Corp | 半導体集積回路 |
| US6202184B1 (en) | 1997-07-25 | 2001-03-13 | Nec Corporation | Semiconductor integrated circuit device |
-
1981
- 1981-12-03 JP JP56194764A patent/JPS5896744A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62123733A (ja) * | 1985-11-22 | 1987-06-05 | Nippon Telegr & Teleph Corp <Ntt> | 半導体ウエハ |
| JPH0580130A (ja) * | 1991-09-20 | 1993-04-02 | Nec Corp | 半導体集積回路 |
| US6202184B1 (en) | 1997-07-25 | 2001-03-13 | Nec Corporation | Semiconductor integrated circuit device |
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